从RTL开始的全栈芯片设计路线图：按流片顺序学的7个阶段

30秒摘要

• 芯片设计照流片顺序学。Digital logic → RTL设计 → 验证 → 综合 → 物理设计 → STA／签核 → 流片，这个顺序就是答案。
• 先学RTL的理由：后面的阶段（验证、PD、STA）全都是读懂并判断前一阶段产出的工作。读不懂RTL，波形、时序报告、拥塞图都只能看懂一半。
• 从后面开始学，会变成「懂自己的阶段、不懂芯片」的工程师。STA报告读得懂，却找不到背后的RTL bug；PD流程跑得动，却诊断不出时序违例的根因。
• 只用开源工具，在家就能跑完整整7个阶段。Icarus Verilog／Verilator → Yosys → OpenROAD／OpenLane → OpenSTA → Magic／KLayout＋Sky130 PDK。OpenROAD经由Efabless MPW shuttle，用于600次以上实际流片，是验证过的流程。
• 7个阶段走一轮，自学基准12~18个月。每阶段完成一个小项目是标准。一个阶段都别跳。

前言：为什么顺序就是实力

半导体求职者最常问的问题：「先学验证还是先学PD？」培训班课程要你二选一，社区里则流传「STA比较赚钱」的说法。

老实说，从哪个阶段开始，远不如「有没有跳过前面的阶段」重要。芯片设计是一条流水线，前一阶段的输出就是下一阶段的输入。倒着学，会陷入一种奇妙的状态：每个阶段的工具都会用，却看不懂整颗芯片。

我敢讲这句话，理由很简单：我是做后端工具（PrimeTime／PrimeShield／PrimePower）的人，同时在SiFive Korea时期亲自拥有Samsung 5~14nm从RTL到GDSII的完整流程，流片5次以上（包括Rebellions ATOM、FuriosaAI WARBOY、RHEA）。所以我断言：别从后面学，从前面学。

Deep Dive：七阶段路线图

Stage 1. Digital Logic——一切的基础

学什么：布林代数、组合逻辑（mux、decoder、encoder）、循序逻辑（flip-flop、latch）、有限状态机（FSM）设计、卡诺图、时序基础（setup／hold概念）。不是数学，而是用身体理解「一个时钟里发生了什么事」的阶段。

新手陷阱：「逻辑电路大学修过了，跳过」的心态。不在纸上画FSM就直接写Verilog的人，之后抓不到CDC bug。大学上过课不代表结束，亲手画画看、亲手画时序图。

时间：2~4周。用HDLBits的combinational／sequential题目验证。

下一步：edu.vlsi.kr 44条职业生涯路径地图的VLSI Foundations路线图（64 skills），可以确认基础技能检查清单。

Stage 2. RTL设计——学会芯片的语言

学什么：Verilog／SystemVerilog的synthesizable subset、blocking vs non-blocking assignment、FSM coding style、参数化模组设计、基本接口（AXI-lite程度）、CDC（clock domain crossing）基础。仿真器用Icarus Verilog、lint用Verilator、波形用GTKWave——全免费。

新手陷阱：把Verilog当软件语言写。不知道for回圈不是「重复执行」而是电路复制，综合结果就会跑掉。还有latch inference——always @(*)模块没涵盖所有情况，就会冒出非预期的latch。这也是面试必考题。

时间：2~3个月。目标项目：亲手设计FIFO＋arbiter＋简单的UART控制器，并用测试平台验证。

下一步：edu.vlsi.kr 44条职业生涯路径地图的RTL Design路线图（64 skills）。

Stage 3. 验证——证明芯片是对的

学什么：SystemVerilog testbench撰写、coverage-driven verification（code coverage＋functional coverage）、constrained random stimulus、UVM基本架构（agent、sequencer、driver、monitor、scoreboard）。业界有句话：整个ASIC努力的约70%花在验证上——验证才是芯片设计的本体。

新手陷阱：把「验证＝跑测试」来理解。没有coverage plan就跑random测试，只是按按钮。真正的验证是先写下「要证明什么」（coverage plan），再把它收敛（closure）的工作。读不懂RTL的验证工程师，找到bug也说不清原因。所以Stage 2要先走。

时间：2~4个月。目标：给Stage 2做的UART挂上UVM-lite风格的测试平台，把功能覆盖率收敛到100%。

下一步：edu.vlsi.kr 44条职业生涯路径地图的Design Verification路线图（64 skills）。

Stage 4. 综合——把RTL翻译成门

学什么：Logic synthesis原理（technology mapping）、SDC时序约束（create_clock、set_input_delay、set_output_delay）、lint／CDC检查、可综合与不可综合写法的分界。开源用Yosys，业界标准是Design Compiler系列。

新手陷阱：「合不成的code，综合工具会帮我修好」的错觉。不会修。综合工具不猜你的意图。Stage 2写了latch，Stage 4那个latch就原样变成门。所以学了综合之后，RTL写法会彻底改变——这就是为什么前面的阶段要先学的实证。

时间：1~2个月。目标：用Yosys把Stage 2的设计综合到Sky130 cell，并读得懂时序报告。

下一步：edu.vlsi.kr 44条职业生涯路径地图的Synthesis / Constraints / Front-End Implementation路线图（64 skills）。

Stage 5. 物理设计——把门放到硅上

学什么：Floorplan、供电网络（PDN）、placement、时钟树综合（CTS）、routing、拥塞分析。开源用OpenROAD／OpenLane——如前所述，用于600次以上实际流片的流程。业界用ICC2／Innovus。

新手陷阱：把PD学成「按流程按钮」。真正的PD功力在floorplan和拥塞判断。拥塞爆掉时，不是「工具会搞定吧」，而是分辨得出是RTL结构问题、floorplan问题还是placement density问题的眼力。有Stage 2~4的底子才长得出这只眼睛。看不懂RTL结构的PD工程师，在拥塞面前束手无策。

时间：2~4个月。目标：用OpenLane把小模块（例如Stage 2的arbiter）推到GDSII。

下一步：edu.vlsi.kr 44条职业生涯路径地图的RTL-to-GDS / Physical Implementation路线图（97 skills）。

Stage 6. STA／签核——证明时间是对的

学什么：Setup／hold时序、OCV／AOCV／POCV变异模型、串扰延迟／杂讯、多角落多模式（MCMM）分析、ECO（engineering change order）。开源用OpenSTA，业界标准是PrimeTime——我每天在做的工具。

新手陷阱：执着于一个数字（WNS = 0）。约束（SDC）错了，「clean」的报告就是谎言。乱撒伪路径让时序看起来收敛，是面试官最讨厌、实务上会杀死芯片的模式。STA不是读报告，而是判断「这份报告值不值得信」。那个判断力来自Stage 2（懂RTL结构）与Stage 4（懂约束）。

时间：2~3个月。目标：用OpenSTA分析Stage 5产物的时序，分得清真违例和假违例。

下一步：edu.vlsi.kr 44条职业生涯路径地图的STA / Timing Signoff路线图（88 skills）。

Stage 7. 流片——送去工厂

学什么：DRC／LVS、天线规则、金属填充、ECO冻结流程、GDSII交接与掩模资料准备。用Magic／KLayout亲手跑DRC／LVS是开源路线。

新手陷阱：「GDSII出来就结束了」的想法。真正的结束是post-silicon bring-up时芯片正常跑起来的那一刻。流片不是终点，是前6个阶段的判断总和对不对、由硅片来打分的考试。

时间：1~2个月（学习基准）。目标：把Stage 5~6的模块带到DRC／LVS clean。

edu.vlsi.kr连动路线图：下一步在这里

这篇文章是路线图的地图，真正的攀登在VLSI Korea Education继续。每个阶段都有对应的职业生涯路线图。

• VLSI Korea Education首页——RTL2GDS学习平台的起点，连向路线图、学习、面试、实践区。
• 44条半导体职业生涯路径总地图——跟本文7阶段一一对应的路线图集合。照RTL Design（64 skills）→ Design Verification（64 skills）→ Synthesis / Constraints / Front-End Implementation（64 skills）→ RTL-to-GDS / Physical Implementation（97 skills）→ STA / Timing Signoff（88 skills）顺序走即可。每条路线图都连向阶段性技能与验证过的学习资源。
• 半导体教育活动日历——线下研讨会、工作坊时程。一个人卡住的地方，线下问人最快。

老实说一件事：目前edu.vlsi.kr有各职业生涯路径的路线图，但照本文7阶段顺序走的「RTL优先实践轨」单一教学页面还没有。等各阶段hands-on lab（Yosys综合实践、OpenLane PD实践、OpenSTA时序分析实践）照流片顺序绑成一页，本文的funnel就完整了。在那之前，照上面44条路径地图的5条路线图顺序走是最好的选择。

Chase's Take

我是做后端工具的人。PrimeTime、PrimeShield、PrimePower——芯片设计流程最末端、签核阶段的工具，每天都在摸。但我对后辈讲得最用力的一句话是「从前面学」。听起来矛盾吗？不矛盾。在后端待得越久，越刻骨铭心地知道前端有多重要。

在SiFive Korea，我亲自拥有Samsung 5~14nm从RTL到GDSII的完整流程。Rebellions ATOM、FuriosaAI WARBOY、RHEA——走过5次以上流片，我只悟到一件事：不管卡在哪个阶段，答案永远在前一个阶段。时序收不起来，就得拆RTL结构；拥塞爆掉，很多时候问题不在floorplan而在微架构。不懂前面的后端工程师，只能追着症状跑。

「整体都要摸过。」这是我的信条。不是叫你别当专家，深度以后再挖。但最初的1~2年，先把7个阶段走一轮。那一轮会成为你一辈子的罗盘。不管在哪里都看得见整颗芯片的工程师——那就是市场上最贵的工程师。

FAQ

Q1. 不懂RTL也能从验证或STA开始吗？

可以，培训班也这样教。但有代价。读不懂RTL的验证工程师，bug报告写了也抓不到原因；STA工程师在违例面前只会重复「去问RTL团队」。开始得了，但最后还是得绕回前面的阶段。一开始就照顺序走，才是捷径。

Q2. 只用开源工具能实践完整7个阶段吗？

可以。Icarus Verilog／Verilator（仿真）→ Yosys（综合）→ OpenROAD／OpenLane（PD）→ OpenSTA（STA）→ Magic／KLayout（DRC／LVS）＋Sky130 PDK。OpenROAD经由Efabless MPW shuttle用于600次以上实际流片。跟业界工具（Design Compiler、ICC2／Innovus、PrimeTime）按钮位置不同，但学的概念一样。

Q3. 走完7个阶段要多久？

自学基准12~18个月比较现实。各阶段：digital logic 2~4周、RTL 2~3个月、验证2~4个月、综合1~2个月、PD 2~4个月、STA 2~3个月、流片1~2个月。每阶段以「一个能跑的成果」为标准。想快而跳阶段，之后会加倍奉还。

Q4. 类比或存储器设计也照这个顺序学吗？

这个路线图是数位前端→后端的基准。类比／存储器／封装是另外的轴。不过digital logic和RTL的直觉对类比工程师也有帮助，STA／签核概念跟存储器接口（DDR、HBM控制器）设计直接相连。轴不同，但「懂前面救后面」的原理一样。

本文是学习指南，不是职业生涯建议。工具与流程持续在变，请以最新官方文档交叉确认。