ما هو CFET (الترانزستور ذو التأثير الميداني المتكامل)؟ ترانزستور ما بعد GAA ومحور عصر 1nm

لماذا CFET الآن؟

اعتبارًا من 2026، تقود صفائح GAA (Gate-All-Around) النانوية من فئة 2nm الإنتاج الكمي في العقد المتقدمة لدى المسابك. دخلت TSMC N2 مرحلة رفع الإنتاج الفعلي، فيما تنافس Samsung Foundry SF2 ضمن الجيل نفسه. لكن ثمة مؤشر تظهر فيه الحدود قبل بنية الترانزستور ذاتها، وهو ارتفاع الخلية القياسية (cell height).

بدأ الارتفاع من 6T (6-track) في عصر FinFET وانخفض إلى 5T مع الانتقال إلى GAA، لكن النزول إلى 4T أو أقل يتطلب كسر التخطيط المستوي الذي يضع NMOS وPMOS جنبًا إلى جنب. وهنا يأتي دور CFET (Complementary FET). تستهدف خرائط الطريق طويلة الأجل التي كشفت عنها imec وIntel وTSMC عمومًا نطاق A10 و1nm، مع توقيت للإنتاج الكمي بين 2029 و2031. ومنذ نحو 2025، تسارعت عروض نتائج هياكل اختبار CFET في IEDM وVLSI Symposium، ويسود القطاع انطباع بأن النتائج بدأت تتجاوز عروض الترانزستور البسيطة لتصل إلى مستوى خلية بت SRAM. وبذلك لم يعد CFET «مرشحًا لمستقبل بعيد»، بل دخل بالفعل مرحلة المرشح الأساسي للعقدة التي تلي التالية.

جوهر CFET: تكديس PMOS فوق NMOS

باختصار، CFET هو بنية تكدّس ترانزستورات NMOS وPMOS عموديًا (stack) بدلًا من ترتيبها أفقيًا. في FinFET وGAA التقليديين، كانت زعانف أو صفائح NMOS وPMOS توضع جنبًا إلى جنب داخل الخلية، وكان الفصل بينهما (N-P separation) يحدد فعليًا الحد الأدنى لارتفاع الخلية. يكدّس CFET الترانزستورين أحدهما فوق الآخر، ناقلًا هذا الفصل إلى المحور z. والنتيجة هي تقليص مساحة الخلية وإتاحة ارتفاع 4T أو أقل.

ينقسم التنفيذ إلى مسارين رئيسيين.

• monolithic CFET: تُصنع قناتا NMOS وPMOS معًا على رقاقة واحدة عبر نمو فوقي واحد، ثم تُشكّلان ضمن تدفق متكامل يشمل البوابة ونقاط التلامس. تدفق العملية أبسط نسبيًا، لكن اشتراك NMOS وPMOS في thermal budget نفسه يفرض معالجة قناة SiGe في PMOS وقناة Si في NMOS من دون إتلاف أي منهما. كما يصعب فصل التطعيم وعزل source/drain بين الطبقتين.
• sequential CFET: يُستكمل PMOS أولًا في الطبقة السفلية، ثم تُنقل طبقة NMOS المصنوعة على رقاقة منفصلة بالربط وتُكدّس فوقها. يتيح ذلك تحسين الترانزستورين العلوي والسفلي كل على حدة، ويوفر حرية أكبر في مواد القناة، لكن يجب إتمام جميع عمليات التنشيط وتشكيل البوابة ضمن thermal budget منخفض، يقل عمومًا عن 500°C، كي لا يتضرر الترانزستور السفلي أثناء تصنيع الطبقة العليا.

يستخدم المساران تقنيات تشكيل القنوات المطوّرة لصفائح GAA النانوية وforksheet كما هي، مع إضافة طبقة أخرى فوقها. لذلك لا يُعد CFET ترانزستورًا جديدًا كليًا، بل هو أقرب إلى مسار تطوري يضيف مستوى على المحور z فوق GAA.

لماذا هو صعب؟ المشكلة ليست القناة بل ما حولها

تبدو الأمور سلسة في شرائح العروض، لكن الصعوبة الحقيقية في CFET لا تكمن في القناة نفسها، بل فيما يحيط بها.

1) نقاط التلامس وتوجيه MOL (Middle-of-Line). يجب إخراج source/drain والبوابة للترانزستورين العلوي والسفلي إلى خارج الخلية. ويلزم إنشاء مسار ينزل بنقطة تلامس الترانزستور العلوي أو يخرجها جانبيًا، فيما تحدد مقاومة مكدس نقاط التلامس (R_contact) أداء الخلية مباشرة. وإضافة إلى ذلك، يُعد سيناريو الاستخدام مع BSPDN، أي تغذية الطاقة من الجهة الخلفية، افتراضًا أساسيًا فعليًا، ما يفرض حشر نقاط تلامس الإشارة العلوية ونقاط تلامس الطاقة السفلية والعزل بين الترانزستورين جميعًا داخل خلية واحدة.

2) الحرارة (thermal). عند تكديس الترانزستورات عموديًا، يتراكم توليد الحرارة لكل وحدة مساحة. ويكون مسار تصريف الحرارة من ترانزستور الطبقة العليا عبر الطبقة السفلى ضيقًا، فتزداد حرارة hotspot حتى عند التردد نفسه. ومهما تحسنت الحلول الحرارية على مستوى الحزمة، مثل Cu pillar والتبريد بالغمر، فلا بد من معالجة كثافة الحرارة على مستوى الخلية مجددًا عبر thermal-aware placement وpower gating على مستوى EDA.

3) EDA ومكتبات الخلايا القياسية. يغيّر CFET طوبولوجيا الترانزستور، لذا يجب إعادة تصميم الخلايا القياسية نفسها. تتغير مواقع طبقات PMOS وNMOS، والوصول إلى الأطراف، وقواعد توجيه M0/M1 بالكامل. كما يلزم تطوير نماذج استخراج RC، ونماذج الأجهزة اللاحقة لـBSIM، ومكتبات SPICE من جديد، ثم تتكرر دورة التعاون بين Synopsys وCadence والمسبك كي تستوعب أدوات PnR ذلك. وهذه إحدى أكثر نقاط التعثر شيوعًا في العقد القريبة من الإنتاج الكمي.

4) المردود والاختبار. يعني تكديس ترانزستورين في خلية واحدة أن فشل أحدهما يؤدي إلى تعطل الخلية بأكملها. وهي بنية تزيد خسارة المردود على مستوى الخلية عند افتراض defect density نفسها، كما يجب تطوير منهجيات DFT جديدة لتشخيص (diagnostics) الطبقتين العليا والسفلى كلًا على حدة.

من يتقدم؟ مركز imec والمسابك الثلاثة الكبرى

في الوقت الراهن، لا يزال CFET تقنية في مرحلة R&D لا تقنية إنتاج كمي. لذلك لا يُقاس «من يتقدم» بحصة الإنتاج، بل بمدى تفصيل العروض التجريبية وخرائط الطريق المنشورة.

• imec: تمثل فعليًا مركز أبحاث CFET. فقد دفعت المفهوم بقوة منذ نحو 2018، وتحدّث عروض المسارين monolithic وsequential سنويًا في IEDM وVLSI Symposium. ويحصل أعضاؤها، ومنهم Intel وTSMC وSamsung وSK hynix، جميعًا على نتائج imec.
• Intel: أعلنت علنًا أنها ستدرس CFET بدءًا من العقد التالية بعد تطبيق RibbonFET، وهو اسمها الخاص لـGAA، أولًا في 18A. كما عرضت نتائج هياكل CFET من رقائق R&D داخلية في مؤتمرات منها IEDM.
• TSMC: عند كشف خريطة طريق A14 وA10، تطرح CFET كترانزستور مرشح لذلك التوقيت. وتكثر التحليلات المستندة إلى التقارير التي تشير إلى أنها تدرس تدفق monolithic قبل sequential.
• Samsung Foundry: بصفتها أول شركة أدخلت GAA إلى الإنتاج الكمي، تنشط أيضًا في أبحاث المرحلة التالية، أي CFET. وتتواصل إعلانات النتائج عبر عروض مشتركة مع imec وقنواتها الخاصة في SAIT (Samsung Advanced Institute of Technology).

على صعيد المعدات، تحتل ASML في High-NA EUV، وApplied Materials وLam Research في النمو الفوقي والحفر، وTokyo Electron في الطلاء والتحميض، إلى جانب EV Group وSUSS المورّدتين لمعدات الربط، مواقع رئيسية في سيناريو sequential CFET. وتتلخص مسألة أي المعسكرات تلائمه أكثر أيضًا في مدى سرعة نضج منظومة المعدات التابعة لذلك المعسكر.

المنظور الكوري: ورقة لا غنى عنها لـSamsung Foundry وتأثير غير مباشر في SK hynix

بالنسبة إلى كوريا، يحمل CFET دلالتين مختلفتين.

بالنسبة إلى Samsung Foundry، يمثل CFET تقنية لا بد من إتقانها. وحتى لو ضيقت الشركة الفجوة مع TSMC إلى حد ما في GAA بدقة 2nm، فإن تفويت توقيت إدخال CFET ومنحنى المردود في نطاق 1nm سيعيدها جيلًا كاملًا إلى الوراء. وتحدد قدرات R&D للأجهزة داخل SAIT وسرعة التعاون مع شركاء EDA، مثل Synopsys وCadence، توقيت جاهزية مكتبات الخلايا. كما أن الاختيار بين monolithic وsequential قد يتحدد وفق نقاط قوة منظومة المعدات والمواد المحلية، ما يجعله أقرب إلى قرار على مستوى السياسة الصناعية منه إلى قرار يخص الجهاز وحده.

لا تصنع SK hynix ترانزستورات منطقية مباشرة، لكن مع ترسخ اتجاه إسناد تصنيع القالب الأساسي بعد HBM4 وHBM4E إلى المسابك، ولا سيما TSMC، أصبح توفر عقدة CFET مرتبطًا مباشرة بتعقيد وحدة التحكم في القالب الأساسي. أي أننا دخلنا عصرًا يتعين فيه حتى على شركات الذاكرة مراقبة مسار عقد الترانزستورات المنطقية.

ومن منظور منظومة المعدات والمواد الكورية، تتمثل نقطة المتابعة في مدى قدرة الشركات المحلية على اللحاق بمجالات يفرض فيها CFET متطلبات أشد، مثل النمو الفوقي للقناة، والربط منخفض الحرارة، ومعادن نقاط التلامس، وقوالب أقنعة EUV. وبصراحة، لا تزال المعدات الأساسية في هذه المجالات بيد ثلاثي الولايات المتحدة واليابان وهولندا، فيما تبدو كوريا أقرب إلى محاولة بناء موطئ قدم في العمليات المساندة.

نقاط المتابعة خلال الأشهر 6 إلى 12 المقبلة

على المدى الطويل، يتطلع CFET إلى نحو 2030، لكن هناك مواضع قد تظهر فيها إشارات مهمة خلال الأشهر 6 إلى 12 المقبلة.

• عروض IEDM 2026 / VLSI Symposium 2026: إلى أي مدى سترفع imec والمسابك الكبرى نتائج خلية بت SRAM بتقنية monolithic CFET ومذبذب الحلقة بتقنية sequential CFET.
• الإعلان التفصيلي عن TSMC A14: يُرجح أن تكون A14 الجيل الثاني من GAA، لكن المهم هو ما إذا كانت الشركة ستذكر CFET صراحة في A10 التالية.
• تبلور خريطة طريق Intel لـCFET: ما إذا كان CFET سيُعتمد عقدة لمنتجات فعلية في الجيل التالي، أي ما بعد 14A، عقب استقرار الإنتاج الكمي لـ18A.
• إعلانات دعم أدوات EDA: توقيت إعلان Synopsys وCadence الدعم الرسمي لخلايا CFET القياسية وتدفق PnR. وبالنظر إلى نمط صدور هذا الإعلان قبل الإنتاج الكمي بنحو 1.5 إلى 2 سنة، يمكن الاستدلال منه على التوقيت.
• دخول High-NA EUV إلى الإنتاج الكمي: يتطلب CFET خطوة أصغر مع انخفاض cell height، ما يرفع اعتماده على High-NA EUV مباشرة.

الأسئلة الشائعة: نقاط يكثر الالتباس بشأنها

س. ما الفرق بين CFET وGAA؟ يقتصر GAA على تغيير البنية بحيث تحيط البوابة بالقناة من جميع الجهات، مع بقاء NMOS وPMOS جنبًا إلى جنب. أما CFET فهو خطوة إضافية تكدّس الترانزستورين عموديًا لتقليص ارتفاع الخلية نفسه.

س. هل يجب استخدام CFET مع BSPDN؟ هذا هو الحال تقريبًا. فإذا بقيت خطوط الطاقة فوق الخلية بالتزامن مع إخراج نقاط تلامس الترانزستور العلوي، يصبح حل التوجيه شبه مستحيل. ولا يُغلق توجيه CFET بصورة معقولة إلا بعد نقل شبكة الطاقة إلى الجهة الخلفية عبر BSPDN.

س. أيهما سيفوز، monolithic أم sequential؟ يتفوق monolithic في بساطة العملية، بينما يمنح sequential حرية أكبر في مواد القناة. وبحسب النتائج المنشورة حتى الآن، لا يهيمن أي منهما. ومن المرجح أن تختلف الخيارات بحسب نقاط قوة المعدات والمواد لدى كل شركة.

س. متى يبدأ الإنتاج الكمي؟ وفق خرائط الطريق المعلنة، يدور التوقيت عمومًا بين 2029 و2031، لكن نمط هذا المجال هو التأجيل جيلًا واحدًا، أي نحو سنتين، إذا اختل أي محور من EDA أو المردود أو نقاط التلامس.