Era vibe coding RTL: 5 gerbang pengesahan yang mesti dijaga jurutera

“Bolehkah AI digunakan untuk menulis RTL?”, “Bolehkah testbench yang dihasilkan LLM dipercayai?” Ini ialah soalan yang kerap saya dengar kebelakangan ini daripada jurutera reka bentuk dan pengesahan serta mereka yang sedang bersedia mencari kerja. Tanpa memetik individu atau projek tertentu, saya hanya merumuskan secara umum kebimbangan anonim yang berulang dan menjawabnya daripada perspektif pengamal industri.

Jawapan satu baris: AI boleh digunakan untuk menghasilkan draf RTL. Namun, manusia mesti meluluskan lima gerbang pengesahan: spesifikasi → lint → simulation·coverage → formal·CDC → synthesis·STA·PPA.

AI sudah melangkaui tahap sekadar membantu menulis beberapa baris Verilog. Cadence menerangkan bahawa ChipStack AI Super Agent menghubungkan penjanaan RTL, penjanaan testbench, regression orchestration dan debug menerusi ejen khusus. Pada April 2026, Cadence mengumumkan bahawa kerja pelanggan awal menunjukkan peningkatan produktiviti sehingga 10 kali ganda. Angka ini berasal daripada pengumuman vendor, bukan benchmark bebas, jadi ia tidak wajar digeneralisasikan begitu sahaja. Namun, arah perubahan antara muka EDA daripada berteraskan GUI dan Tcl kepada “ejen yang diberi matlamat lalu menggunakan hasil tool sebagai maklum balas” adalah jelas.

Gambaran besar tentang bahagian industri yang akan diubah terlebih dahulu oleh AI EDA telah dibincangkan dalam Stack produktiviti AI EDA: pengesahan dan closure berubah sebelum RTL. Artikel ini menumpukan pada gerbang kelulusan yang boleh digunakan dalam projek sebenar dan portfolio.

Masalah timbul apabila piawaian “asalkan ia boleh dikompil dan demo berjalan” daripada vibe coding perisian diterapkan pada RTL. RTL bukan kod yang selesai apabila fungsinya betul. Ia ialah spesifikasi pelaksanaan yang mesti memenuhi clock, reset, protocol, CDC, power intent, kebolehsintesis, PPA dan signoff constraint secara serentak.

Gerbang 1: Adakah bahasa semula jadi telah ditukar kepada spesifikasi boleh laksana?

“Bina AXI slave” bukan spesifikasi. Sekurang-kurangnya perkara berikut mesti diputuskan.

• protocol dan subset yang disokong
• lebar data/address
• bilangan outstanding transaction
• sasaran latency dan throughput
• jenis reset dan polarity
• pengendalian invalid access
• syarat backpressure
• clock domain dan power domain

Jangan biarkan AI mengisi kekosongan sesuka hati. Perkara yang belum diputuskan hendaklah dikembalikan sebagai soalan. Dalam kajian RTL LLM terkini, banyak ralat berpunca bukan sahaja daripada keupayaan penaakulan model, tetapi juga daripada huraian yang kabur dan salah faham tentang konsep litar.

Kriteria lulus: Senarai keperluan, jadual I/O, peralihan keadaan, contoh timing dan error behavior didokumenkan, dan setiap satunya mempunyai ID penjejakan.

Gerbang 2: Adakah kualiti RTL, bukan sekadar sintaks, telah diperiksa?

Compile yang berjaya ialah ambang paling rendah. latch inference, width truncation, signedness, incomplete assignment, combinational loop, reset yang tertinggal dan potensi simulation-synthesis mismatch mesti diperiksa secara statik.

Walaupun ejen AI membaca hasil lint dan membuat pembetulan secara automatik, jangan benarkan ia suppress warning secara membuta tuli. Setiap waiver memerlukan alasan, pihak bertanggungjawab, skop penggunaan dan syarat tamat tempoh.

Kriteria lulus: compile/elaboration berjaya, kriteria lint severity dipenuhi dan justifikasi bagi setiap waiver direkodkan.

Gerbang 3: Adakah terdapat self-checking simulation dan coverage?

Jika AI menghasilkan RTL dan testbench bersama-sama, salah faham yang sama boleh disalin ke dalam kedua-dua fail. reference model, assertion dan testbench hendaklah dibina sebagai representasi yang bebas antara satu sama lain seboleh mungkin.

Set ujian minimum mesti merangkumi perkara berikut.

• reset dan reset release
• single transaction biasa dan transaction berturut-turut
• backpressure dan kelewatan maksimum
• nilai sempadan dan illegal input
• kombinasi yang mungkin bagi protocol ordering
• long random regression

Atas sebab yang sama, kajian keluarga VerilogEval menilai RTL LLM dengan testbench, manakala kajian terkini meningkatkan prestasi dengan menambah simulation-error localization-correction loop. Gelung maklum balas berasaskan tool lebih penting daripada penjanaan one-shot.

Kriteria lulus: Setiap ID keperluan dihubungkan kepada test atau assertion, regression boleh dihasilkan semula dan setiap item functional coverage yang belum dicapai dijelaskan.

Gerbang 4: Adakah formal·CDC·equivalence bebas telah dilepasi?

Simulation hanya melihat path yang dijalankan. formal property sangat berkesan untuk blok yang ruang keadaannya penting, seperti control logic, arbitration dan protocol safety property. Jika terdapat berbilang clock atau asynchronous reset, analisis CDC/RDC mesti menjadi gerbang berasingan.

Jika AI mengoptimumkan RTL sedia ada atau menghasilkan ECO, equivalence amat penting. Cadence menerangkan tool equivalence dalam keluarga Conformal sebagai auditor bebas yang memastikan hasil daripada implementation tool adalah setara secara logik. Kata penting di sini bukan AI, tetapi bebas. Penjana dan penilai tidak seharusnya diikat kepada penaakulan yang sama.

Kriteria lulus: assertion proof atau bound yang eksplisit, disposition bagi CDC/RDC violation dan hasil equivalence sebelum dan selepas perubahan direkodkan.

Gerbang 5: Adakah syarat synthesis·STA·PPA·fizikal dipenuhi?

RTL yang betul dari segi fungsi juga boleh gagal selepas synthesis. long combinational path, priority chain yang berlebihan, clock gating yang salah, fanout yang besar dan kegagalan memory inference ialah contoh utama.

Jangan berikan sasaran PPA kepada AI sebagai satu nombor. Mengurangkan area sahaja boleh merosakkan timing atau testability. Setelah constraint, library, corner dan tool version ditetapkan, perkara berikut mesti dibandingkan bersama-sama.

• worst/total negative slack
• area dan cell count
• dynamic/leakage power estimate
• congestion dan physical feasibility
• kesan terhadap DFT dan low-power rule

Kriteria lulus: Julat timing·area·power·physical feasibility yang dipersetujui dipenuhi sambil mengekalkan functional equivalence dengan RTL rujukan.

Tugas yang boleh diserahkan kepada AI dan tugas yang perlu diluluskan manusia

Keupayaan jurutera yang semakin bernilai dalam era AI

Bahagian kerja menaip kod mungkin berkurang. Sebaliknya, nilai empat keupayaan berikut meningkat.

1. Keupayaan menukar keperluan yang kabur kepada kontrak yang boleh dilaksanakan
2. Keupayaan mencari punca sebenar dalam tool log dan waveform
3. Keupayaan mereka bentuk kebebasan antara penjana dan pengesah
4. Keupayaan menerangkan trade-off antara fungsi·prestasi·kuasa·pelaksanaan fizikal

Soalan lazim

S. Bolehkah RTL yang dibuat dengan ChatGPT atau Claude digunakan dalam portfolio?

Boleh. Namun, tunjukkan bukti pengesahan, bukan prompt. Anda perlu mempunyai spesifikasi, test plan, assertion, coverage, hasil synthesis serta rekod mengenal pasti dan membetulkan ralat yang dibuat AI.

S. Jika AI turut menghasilkan testbench, bukankah pengesahan sudah selesai?

Tidak. RTL dan testbench boleh berkongsi tafsiran salah yang sama. Oracle lain diperlukan, seperti reference model bebas, protocol assertion, formal dan VIP komersial.

S. Jadi, adakah pekerjaan jurutera RTL akan berkurang?

Bahagian pengekodan berulang dan pengelasan log mungkin berkurang. Sebaliknya, orang yang bertanggungjawab terhadap spec, architecture, verification closure dan physical trade-off menjadi semakin penting. Peranan ini lebih berkemungkinan mengalami peralihan pusat tanggungjawab daripada lenyap.

S. Bolehkah kod syarikat dimasukkan ke dalam AI luaran?

Jangan lakukannya tanpa dasar syarikat dan kelulusan keselamatan. RTL, constraint, log dan waveform boleh mengandungi struktur produk serta kerentanan. Persekitaran enterprise yang diluluskan dan sempadan data mesti didahulukan.

Penutup

“Bolehkah RTL yang dihasilkan AI dipercayai?” bukan soalan yang tepat. Soalan yang lebih baik ialah:

Tanpa mengira siapa yang menghasilkannya, adakah ia telah dipastikan melepasi lima gerbang pengesahan yang sama?

Vibe coding menghasilkan draf dengan pantas. Silikon tetap dibina atas bukti yang boleh disahkan.

Sumber awam

• Cadence ChipStack AI Super Agent
• Pengumuman agentic AI Cadence–NVIDIA
• Cadence Conformal AI Studio
• Kertas OpenLLM-RTL
• Understanding and Mitigating Errors of LLM-Generated RTL Code
• Repositori NVIDIA VerilogEval

Prinsip editorial: Artikel ini ditulis dengan merumuskan secara umum kebimbangan anonim yang berulang kali saya dengar daripada orang di sekeliling saya. Tiada maklumat bukan awam yang boleh mengenal pasti individu atau projek tertentu digunakan, dan angka prestasi vendor dibezakan sebagai dakwaan vendor.