핵심 주장: AI EDA의 병목은 모델이 Verilog를 못 쓰는 것이 아니라, 틀린 칩을 누가 언제 잡고 누가 책임질 것인가에 있다.
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왜 AI 코딩과 AI EDA는 다른가
GitHub Copilot의 유명한 실험은 HTTP 서버 구현 과제에서 Copilot 사용자가 평균 55.8% 더 빨랐다고 보고했다. 하지만 그 숫자를 RTL 생산성에 그대로 옮기면 위험하다.
소프트웨어 과제는 테스트, 리뷰, 배포 후 롤백이 상대적으로 빠르다. 칩 설계는 RTL 한 줄이 합성, STA, DRC, LVS, 전력, 열, package SI/PI, 양산 test로 이어진다.
EDA에서 AI가 먼저 침투할 곳은 자연어 코딩이 아니라 반복 로그와 탐색 공간이다. 예를 들면 verification coverage hole, waveform triage, constraint lint, ECO 후보 생성, regression failure clustering이다.
핵심 차이는 correctness oracle이다. 정답을 빠르게 판정할 수 있는 업무는 자동화가 빨라지고, 정답 판정이 signoff committee에 묶인 업무는 사람이 오래 남는다.
MBA식으로 말하면 AI는 엔지니어 시간을 줄이는 도구이지만, 칩 회사의 손익에는 mask 재작업, tape-out 지연, compute 사용료, license token 사용률까지 같이 들어간다.
Readiness Score: 자동화 순서를 점수화하기
EDA Automation Readiness Score는 다섯 축으로 본다. 데이터 가용성, 정답 판정, 런타임 비용, 사람 리뷰 비용, 법무와 IP 리스크다.
점수는 높을수록 자동화가 쉽다. 문서화와 triage는 데이터가 많고 실패 판정이 빠르며, physical signoff는 런타임과 책임 비용이 높다.
RTL generation은 겉으로는 쉽다. LLM은 module skeleton, testbench 초안, assertion 후보를 잘 만든다. 그러나 CDC, reset, low-power intent, protocol corner case를 놓치면 downstream 비용이 커진다.
Verification은 다르다. coverage database, regression log, waveform, assertion failure는 이미 도구가 읽는 구조화 데이터다. 정답은 pass, fail, coverage delta, bug localization으로 비교적 빨리 나타난다.
Physical design과 timing closure는 reward signal이 명확하지만 실행이 비싸다. 한 번의 place-and-route, extraction, signoff STA가 오래 걸리면 AI agent의 trial 수가 비용 병목이 된다.
벤더 발표가 말하는 진짜 전장
Synopsys는 2023년 Synopsys.ai를 full-stack AI-driven EDA suite로 발표했고, 2023년에는 DSO.ai가 100개 이상의 commercial tape-out에 쓰였다고 밝혔다. 메시지는 코드 생성보다 design-space optimization이다.
Cadence는 JedAI를 설계와 검증 데이터 플랫폼으로 설명한다. 공개 고객 인용에는 MediaTek이 Cerebrus floorplan optimization으로 SoC block die area 5% 축소, power 6% 이상 절감을 봤다는 내용이 있다.
Siemens는 2025년 DAC에서 semiconductor와 PCB design environment용 AI system을 발표했다. 표현은 generative와 agentic AI지만, 핵심은 EDA workflow 통합과 secure customization이다.
세 벤더의 공통점은 명확하다. AI를 채팅창으로 팔지 않고, tool run, design database, verification result, enterprise permission 안에 넣는다.
이는 고객이 원하는 것이 예쁜 RTL 초안이 아니라 schedule risk 감소이기 때문이다. AI가 tool option을 바꾸고 실패 로그를 묶어도 signoff 책임은 여전히 고객의 CAD, design, verification 리더에게 남는다.
RTL 생성은 빠르지만, 리뷰가 느리다
RTL generation은 AI EDA에서 가장 눈에 잘 띄는 데모다. 자연어 spec을 넣으면 Verilog skeleton, FSM, interface wrapper, UVM sequence 초안이 나온다.
그러나 생산성 병목은 초안이 아니다. 병목은 그 RTL이 microarchitecture intent, timing exception, reset strategy, CDC boundary, low-power state를 정확히 반영했는지 확인하는 시간이다.
RTL은 syntactic correctness와 silicon correctness 사이의 간격이 크다. 합성이 되는 코드가 protocol deadlock, X propagation, metastability, false path 남용을 숨길 수 있다.
그래서 RTL AI는 junior engineer 대체보다 senior review assistant에 가깝다. 좋은 적용처는 style lint 수정, repetitive glue logic, assertion 후보, spec-to-checklist 추출이다.
MBA 관점에서는 여기서 marginal cost가 내려간다. 같은 senior가 더 많은 candidate를 검토할 수 있다. 다만 review bottleneck이 그대로면 총 throughput은 크게 늘지 않는다.
한국 팹리스에는 이 차이가 중요하다. 인력 부족을 AI로 메우려 해도, signoff 경험자와 verification owner가 없으면 자동 생성 코드는 오히려 debug debt가 된다.
검증 triage가 먼저 자동화되는 이유
검증은 AI에 유리한 데이터 구조를 이미 갖고 있다. regression log, seed, coverage database, assertion failure, waveform, bug tracker가 반복적으로 쌓인다.
MLCAD와 최근 verification ML 리뷰 문헌도 coverage closure와 failure analysis가 핵심 연구 축임을 보여준다. 정답 판정이 pass, fail, coverage delta로 닫히기 때문에 학습 루프가 RTL 생성보다 짧다.
Cadence는 Verisium 계열을 functional verification productivity 향상 도구로 제시하고, Synopsys는 VSO.ai를 coverage closure와 verification space optimization에 연결한다.
엔지니어 관점에서 효과가 큰 곳은 bug localization이다. 같은 failure가 환경 문제인지, design bug인지, X-prop인지, constraint issue인지 빠르게 나누면 senior verification engineer의 시간을 아낀다.
이 구간의 ROI는 명확하다. regression farm은 이미 돈을 쓰고 있고, 실패 triage는 밤과 주말을 먹는다. AI가 false duplicate를 줄이고 root-cause 후보를 정렬하면 compute와 사람 시간을 동시에 낮춘다.
단, coverage 숫자는 품질이 아니다. AI가 coverage를 올려도 spec hole 자체가 틀렸다면 verification signoff는 여전히 사람의 판단을 요구한다.
물리설계와 타이밍 클로저: 점수는 높지만 비용도 높다
Physical design은 AI가 좋아하는 최적화 문제다. placement, CTS, routing, congestion, power, timing, area는 reward signal이 숫자로 나온다.
Synopsys DSO.ai와 Cadence Cerebrus가 이 영역을 강조하는 이유도 여기에 있다. PPA 개선은 경영진에게 설명하기 쉽고, tape-out schedule 단축은 바로 비용 언어로 번역된다.
문제는 runtime이다. P&R, extraction, signoff STA, IR drop, EM, thermal analysis는 반복 실행 비용이 크다. license token과 compute가 부족하면 AI가 후보를 많이 던질수록 병목이 커진다.
엔지니어링 현실도 복잡하다. local timing fix가 global routing congestion을 만들고, useful skew가 hold fix를 악화시키며, ECO buffer 삽입이 power grid와 DRC에 영향을 준다.
MBA식으로는 learning curve와 marginal experiment cost의 싸움이다. AI가 과거 block에서 배운 recipe를 재사용하면 scale economics가 생기지만, 매 node, library, floorplan이 바뀌면 학습 전이가 제한된다.
그래서 물리설계 AI는 autonomous designer보다 supervised optimizer로 남을 가능성이 높다. 사람은 목표와 금지선을 정하고, AI는 반복 후보를 줄 세운다.
DRC/LVS와 signoff는 늦게 자동화된다
DRC와 LVS는 규칙 기반이라 AI가 쉬워 보인다. 그러나 signoff는 틀리면 비싼 단계다.
AI가 DRC violation을 설명하고 fix 후보를 제안하는 것은 빠르게 확산될 수 있지만, rule deck 자체의 해석과 waiver 승인은 느리게 남는다.
Foundry PDK, rule deck, standard cell library, SRAM compiler, package design rule은 강한 IP와 NDA 영역이다. 데이터가 닫혀 있고, 법무 리스크가 높고, 오류 비용은 mask 재작업으로 이어질 수 있다.
LVS도 마찬가지다. mismatch clustering, net name inference, hierarchy debug는 자동화 가치가 높다. 그러나 device extraction과 rule interpretation의 최종 판단은 foundry-certified flow에 묶인다.
이 구간에서 AI 도입은 copilot 형태가 자연스럽다. 로그를 요약하고, 유사 violation을 묶고, layout engineer에게 후보 수정 위치를 보여준다.
완전 자동 signoff는 마케팅 문구보다 책임 구조가 먼저 풀려야 한다. EDA 벤더, foundry, fabless, OSAT 중 누가 잘못된 waiver의 비용을 부담하는지가 더 큰 문제다.
문서화와 지식 검색은 과소평가된 첫 시장
AI EDA의 실전 도입은 spec, waiver, ECO note, review minutes, regression summary 같은 문서에서 먼저 체감될 수 있다. 이 업무는 correctness risk가 낮고 데이터 포맷이 비교적 열려 있다.
엔지니어는 문서를 싫어하지만, tape-out 조직은 문서가 없으면 같은 실수를 반복한다. AI가 design rationale과 debug trail을 자동 정리하면 다음 프로젝트의 learning curve가 낮아진다.
Synopsys.ai Copilot처럼 enterprise 환경에 붙은 도구가 중요한 이유도 여기에 있다. 회사 내부 설계 히스토리, tool command, known issue, waiver history를 안전하게 검색해야 가치가 커진다.
문서화 자동화의 MBA 효과는 간접적이다. 신규 인력 ramp-up 시간이 줄고, key engineer 이탈 리스크가 낮아지며, project postmortem이 실제 자산이 된다.
다만 IP 리스크는 작지 않다. RTL, netlist, timing report, customer spec이 외부 모델 학습이나 부적절한 tenant에 섞이면 생산성보다 손실이 크다.
따라서 한국 회사는 public chatbot보다 permissioned retrieval, on-prem 또는 private cloud, audit log, redaction policy를 먼저 봐야 한다.
Korean Lens - 한국 기업 입장
한국 반도체 생태계에서 AI EDA의 의미는 대기업과 팹리스가 다르다. 삼성전자와 SK hynix는 내부 설계 데이터, CAD flow, 검증 farm, package와 test 데이터를 묶을 수 있어 workflow AI의 scale economics를 만들 여지가 크다.
반면 한국 팹리스, 디자인하우스, OSAT는 tool license, senior verification 인력, PDK 접근권, 고객별 spec 변화가 병목이다. 이들은 자체 foundation model보다 검증 triage, constraint lint, 문서화, ECO checklist 같은 좁은 자동화부터 사야 한다.
DB HiTek, Key Foundry 같은 mature foundry 흐름에서는 최신 GAA 노드보다 analog, mixed-signal, BCD, display, sensor 주변의 반복 layout 검증과 PDK rule 해석 보조가 현실적이다. 단, PDK와 고객 회로 정보는 강한 비공개 자산이므로 외부 SaaS 사용은 계약과 보안 검토가 먼저다.
대학과 인력 관점에서는 RTL 작성 교육보다 verification literacy가 중요해진다. AI가 코드를 더 많이 만들수록 UVM, assertion, CDC, STA, DRC/LVS debug를 읽는 사람이 더 귀해진다.
실무 적용 한 줄
Sources
- Microsoft Research, The Impact of AI on Developer Productivity (2023-02-13 - GitHub Copilot 55.8% productivity comparison and caveat that software coding evidence does not directly transfer to RTL)
- GitHub Blog, Quantifying GitHub Copilot's impact (2022-09-07 - public explanation of Copilot controlled experiment timing values)
- Synopsys press release, Synopsys.ai full-stack AI-driven EDA suite (2023-03-29 - Synopsys.ai product scope across design, verification, test and manufacturing)
- Synopsys press release, AI-designed Chips Reach Scale (2023-02-07 - DSO.ai more than 100 commercial tape-outs claim)
- Synopsys FY2024 results (2024-12-04 - Synopsys FY2024 revenue and EDA business scale context)
- Cadence JedAI Solution (2026-07-09 - Cadence AI platform positioning and MediaTek customer quote on area and power)
- Cadence FY2024 results (2025-02-18 - Cadence FY2024 growth and operating margin context)
- Siemens news, Siemens turbocharges semiconductor and PCB design with AI (2025-06-23 - Siemens AI-enhanced EDA toolset and agentic AI positioning at DAC 2025)
- Siemens news, Solido Design Environment (2023-06-12 - AI-powered cloud-ready IC design and verification context)
- ACM/IEEE MLCAD 2025 symposium (2025-09-07 - MLCAD scope as ML applications to CAD for circuits, chips and systems)
- Review of Machine Learning for Micro-Electronic Design Verification (2025-03-14 - verification ML research direction and coverage closure emphasis)
- Andrew B. Kahng, Machine Learning for CAD/EDA: The Road Ahead (2022-01-01 - framework background on ML for CAD as learning, optimization and CAD interaction)
이미지와 원본 자료 후보
- Synopsys.ai official newsroom image (company_press - Company newsroom image, reuse rights not automatically granted - link only, do not embed)
- Cadence JedAI product page visual (company_press - Company product page, usage requires Cadence permission unless covered by press kit terms - link only, do not embed)
- Siemens EDA AI DAC 2025 newsroom visual (company_press - Siemens newsroom material, verify media usage terms before embedding - link only, do not embed)
- MLCAD symposium logo or proceedings page (standard_public - Public symposium page, figure reuse not assumed - link only, do not embed)
