VLSI KoreaDV (Design Verification) 팀 가이드 — 반도체 검증 엔지니어의 일과 커리어
DV 엔지니어의 검증 계획, 테스트벤치, assertion·coverage와 실패 분석을 살펴봅니다. 시뮬레이션과 formal 검증의 범위를 구분하고, 공식 자료와 재현 가능한 학습 과제로 연결합니다.
VLSI Korea 팀 가이드: 검증 업무와 학습 산출물을 공개 기술 자료로 살펴봅니다.
DV(Design Verification)는 RTL의 동작을 사양과 비교하고 오류를 찾는 일입니다. 테스트 계획, 테스트벤치, assertion, coverage와 회귀 테스트를 연결해 무엇을 확인했고 무엇이 남았는지 설명합니다. 시뮬레이션 통과만으로 모든 입력과 상태에서 오류가 없음을 증명할 수는 없습니다.
1. 한 줄로 말하면
설계 검증의 질문은 “이 기능은 명세한 조건에서 기대한 동작을 하는가?”입니다. 검증 계획에는 대상 기능, 통과 기준과 커버리지 지표를 적고, 그 기준을 실행 가능한 검사로 연결합니다. OpenHW의 공개 검증 계획 안내도 이 세 요소를 구분합니다.
시뮬레이션은 실행한 자극과 상태에서 관측한 결과를 검사합니다. Formal verification은 모델·가정과 명시한 속성을 대상으로 하며, bounded 검사는 설정한 깊이의 범위가 있습니다. 어떤 방법이든 결과와 함께 범위·가정을 읽어야 합니다.
2. RTL 설계와 DV는 어떻게 연결되나
RTL은 검증 대상이며 사양은 기대 동작을 정하는 기준입니다. 오류를 보고할 때는 RTL 문제인지, 테스트벤치나 기대값의 문제인지, 또는 사양 해석이 다른지 구분할 근거가 필요합니다.
아래는 공개 검증 자료를 바탕으로 한 업무 이해 가이드입니다. 회사별 조직도, 보고 라인, RTL 대비 DV 인원 비율이나 특정 국가의 채용 우열을 일반화하지 않습니다. 지원하려는 팀의 실제 범위는 해당 공고와 면접에서 확인하세요.
3. 실무 흐름을 이해하는 다섯 단계
학습용으로는 사양 읽기 → 검증 계획 작성 → 자극과 검사기 구현 → 실패 분석 → 커버리지와 남은 위험 정리 순서로 진행해 볼 수 있습니다. 이는 편집상 학습 순서이며 모든 회사의 고정 일과나 일정이 아닙니다.
실패를 분석할 때 실행 명령, 도구 버전, 입력 조건과 seed, 재현 로그, 기대값과 실제값의 차이를 기록하세요. 수정 후 같은 실패가 재발하지 않는지 확인하고 관련 검사도 다시 실행합니다. 실패 원인의 비율이나 특정 커버리지 수치를 업계 공통 통과 기준으로 제시하지 않습니다.
4. 먼저 익힐 기술과 산출물
이 가이드의 학습 항목은 디지털 논리·RTL 읽기, SystemVerilog 테스트벤치, assertion, UVM 구조, 기능 커버리지, 파형 디버깅과 반복 실행 자동화입니다. 지원할 직무에 따라 필요한 도구와 깊이는 달라집니다.
도구 이름을 나열하는 대신 무엇을 검사했는지 보여 주세요. 작은 블록의 검증 계획, 자동으로 기대값을 비교하는 검사, 재현 가능한 실패 하나와 수정 후 결과를 묶으면 자신의 작업을 설명하기 쉽습니다. 특정 도구의 국내 점유율이나 사용 빈도는 이 글에서 추정하지 않습니다.
5. 경력 단계보다 확인할 책임 범위
지원 공고에서 요구하는 대상이 단일 블록인지 여러 IP의 연결인지, 기존 환경의 유지인지 새 환경의 설계인지 확인하세요. 검증 계획·자동화·커버리지 분석 가운데 자신이 책임지는 부분도 구분해야 합니다.
“몇 년 차면 얼마를 받는다”거나 “특정 연차에는 반드시 다른 직무로 옮겨야 한다”는 규칙 대신, 자신이 독립적으로 재현·분석·설명할 수 있는 문제의 범위를 기록하는 것을 권합니다. 이는 편집상 경력 정리 방법이며 고용주의 평가 기준을 대신하지 않습니다.
6. 채용 공고를 비교하는 방법
같은 DV 명칭이라도 검증 대상, 요구 언어, 프로토콜, 시뮬레이션·formal·에뮬레이션의 비중을 공고별로 확인하세요. 필수 요건과 우대 요건, 근무지와 경력 수준을 분리해서 읽는 편이 좋습니다.
회사별 채용 확대, 비자 지원, 특정 기술의 인력 부족이나 전공별 선호를 이 글의 일반 사실로 취급하지 않습니다. 공고의 게시일과 원문을 함께 보관하고 조건이 모호하면 채용 담당자에게 확인하세요.
7. 연봉은 어떤 근거로 비교할까
현재 이 글에는 지역·직무 수준·시점·표본을 함께 검증한 한국 DV 급여 자료가 없습니다. 따라서 기존의 연차별 원화 급여 범위, 외국계 가산율과 미국 보상 환산 수치를 삭제했습니다.
실제 공고나 제안을 비교할 때는 기본급, 변동 성과급, 주식 보상, 지급 조건과 근무 지역을 나누어 확인하세요. 다른 나라의 총보상을 환율만 적용해 한국 기본급과 같은 기준으로 비교하지 마세요. 개별 제안의 적정 수준은 이 글에서 판단하지 않습니다.
8. 입문 포트폴리오를 만드는 작은 과제
편집상 연습 과제로 작은 FIFO 하나를 골라 보세요. 허용되는 읽기·쓰기 조건과 reset 동작을 적고, 기대 결과와 검사 방법을 연결합니다. 코드를 작성하기 전에 실패하면 어떤 증거를 남길지 정하세요.
SymbiYosys의 공식 FIFO 예제는 속성 작성, 실패 추적과 cover 확인을 실습하도록 구성돼 있습니다. 예제의 모델과 검사 깊이를 읽고 실행 조건·결과·한계를 함께 기록하세요. 과제 완료, 인턴십 또는 공개 코드 기여가 합격률을 특정 배수로 높인다고 보장하지 않습니다.
9. 추천 학습 경로
디지털 논리와 RTL 읽기부터 시작해 작은 자동 검사, assertion, 검증 계획, 커버리지 해석 순으로 자신의 부족한 부분을 확인해 보세요. 이후 지원할 역할에 맞춰 UVM과 프로토콜 검증을 더할 수 있습니다. 이 순서는 편집상 제안이며 유일한 정답은 아닙니다.
읽을거리로는 Chris Spear의 SystemVerilog for Verification, Janick Bergeron의 Writing Testbenches using SystemVerilog, Ray Salemi의 The UVM Primer를 검토할 수 있습니다. 책과 도구의 예제가 자신의 언어·도구 버전과 맞는지 확인하세요. 무료 출발점은 아래 공식 자료와 VLSI Edu 로드맵입니다.
10. 다음 학습과 확인한 출처
이 글은 공개 문서에 근거한 교육·직무 이해 자료입니다. 개별 회사의 실제 일과나 급여 조사, 특정 인터뷰를 재현한 자료가 아닙니다. 기존의 출처를 추적할 수 없는 수치와 일반화는 2026년 9월 29일 개정에서 제거했습니다.
OpenHW — Verification Planning and Requirements
SymbiYosys — Getting started: FIFO, properties and bounded checks
다른 팀 가이드도 시리즈로 발행 중입니다. 전체 시리즈 보기 · 매일 글로벌 반도체 브리프는 vlsi.kr.
