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计算布尔代数：香农扩展、SAT

TL;DR * Shannon 扩展是将布尔函数分解为单个 MUX 的公式。 * 协因式是 "将一个变量固定为 0/1 的新函数"，因此该变量在协因式中消失。 * 布尔差分是一个灵敏度函数，用于计算 "当输入 x 翻转时，输出是否发生变化？ * ∃（存在）量化是 "只需存在一个解决方案 "的公式，它是 SAT 的核心。 * 为什么优化很难：SAT 是关于找到一个解，优化是关于比较所有候选解。 1.问题：当 Karnaugh 映射断裂时 1.1 40 个变量，Karnaugh 图结束 * 2^40 比例→"

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[VLSI CAD] kbdd - MiniSAT - Espresso - SIS？

当您参加 EDA 或 VLSI CAD 课程时，您会突然接触到这些工具： * kbdd * MiniSAT * Espresso * SIS 起初，它们似乎都大同小异："这不都是逻辑表达式吗？" "我们在实践中会用到它吗？" 底线是，这些都是来自 "芯片拟合世界 "的工具。许多数字 EDA 工具（如逻辑合成和 DFT）都使用了这些基本概念。 1.全貌：本课的真正主题本课的核心是如何使用布尔函数。 "这个逻辑电路在数学上有意义吗？" 我们使用三种不同的方法来做到这一点： "这个逻辑电路在数学上有意义吗？

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关于半导体老化 - BTI/HCI、老化 SPICE 仿真

半导体也会老化当今的半导体器件会出现一种"老化 "现象，其性能会随着时间的推移而慢慢降低。就像机械零件会随着时间的推移而磨损一样，MOSFET 晶体管也会在长时间工作后改变其电气特性，从而影响电路的性能。这种现象称为半导体老化，主要原因是偏置温度不稳定性 (BTI) 和热载流子注入 (HCI)。老化会导致阈值电压升高，漏极电流降低，器件的开关速度和可靠性随着时间的推移而下降。最终结果是电路性能下降，使用寿命缩短，这可能会在现场导致意想不到的故障。在早期，为了防止这种老化，通常会过度保守地设计电路，从而留出很大的安全余量。然而，随着现代工艺中晶体管的超微型化，我们再也无法承受如此大的性能损失。 https://semiengineering.com/aging-analysis-standard-solidifies-through-collaborative-effort/#:~:text=Increased%20reliability%20problems%20at%20the,potential%20failures%20in%20the%20field

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FPGA 与 ASIC：内部结构、差异与行业未来

让我们深入了解 FPGA 和 ASIC 的内部工作原理，探讨这两种技术的优缺点和业务影响： 1. 在我们的日常生活中，包括智能手机、计算机和汽车电子产品在内，存在着数不清的半导体芯片，但很少有人真正了解它们背后的原理。 2. 电子工程专业的学生和嵌入式开发人员经常使用FPGA板，但很少有人能详细了解 FPGA 的内部工作原理。我们将从半导体芯片设计中的抽象层开始，然后讨论 FPGA 和 ASIC 在结构上的差异，从技术、成本和数量的角度比较 FPGA 和 ASIC，以及一些有趣的问题，如 "GPU 或 CPU 是 ASIC 吗？数字芯片设计中的抽象层一个复杂的数字芯片设计由多个抽象层组成：最高层定义了整个系统的行为，最低层一直到原子材料现象。下面是一个逐步分解的过程： * 系统级： * 定义产品或系统级所需的功能和行为。 * 例如，设计智能手机的通信调制解调器、摄像头处理、人工智能计算等的整体组件和接口。 * 模块级： * 设计构成系统的主要模块。

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设置时间和保持时间 - 掌握 VLSI 计时的基本原理

设置时间和保持时间是数字电路中两个最重要的时序约束： * 设置时间是数据必须在时钟边沿之前可靠到达的时间， * 保持时间是数据必须在时钟边沿之后保持的时间。如果这两个条件不能同时满足，电路可能会进入不稳定状态并发生故障。 개요:通过飞机到达类比理解设置和保持考虑一下机场的乘客登机系统。飞机准时起飞（时钟边缘）。乘客登机前需要满足两个条件： 1. 设置时间条件：乘客必须在飞机起飞前 30 分钟（设置时间）到达站台。如果您在飞机起飞前 30 分钟到达，而登机口已经关闭，那么很不幸，您就来不及登机了。这是违反设置规定的行为。 2. 停留时间条件：乘客不得在飞机降落后 5 分钟（停留时间）内突然离开飞机。在 VLSI 设计中也适用完全相同的原则。为了在时钟沿准确捕获触发器的输入数据，必须同时满足这两个时间窗口。 Setup Time:基本概念设置时间的定义设置时间 (tsu) 是指触发器的输入数据在时钟沿之前必须保持稳定的最短时间。例如，考虑一个设置时间为 1.2ns 的触发器。如果时钟上升沿正好发生在

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[VLSI CAD] MiniSAT？

满意度 (SAT) 问题可概括为以下问题：变量能否设置为真/假，从而使给定的布尔公式为真？例如，给定公式 f(x,y,z)=(x || y) & (!x || z)， * 找出如何为 x、y 和 z 赋值为 True/False，从而使整个公式为 True，这就是一个 SAT 问题。这看起来很简单，但是当变量的数量达到数千或数万时， * 而约束条件达到数十万时， * 就变得完全探索不可能了。迷你卫星页面by Niklas Eén, Niklas Sörensson 2.MiniSat 是一种什么样的 SAT 求解器 MiniSat 是一种基于 CDCL 的高性能 SAT 求解器。

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什么是静态时序分析中的 Unate / Non-unate 单元？

当您学习数字电路设计时，您会遇到 unate / non-unate 单元，起初您会想："这有什么意义？" Unateness 是 STA 的一个标准，旨在 "用简单的规则安全、单调地定义最坏情况"。这是为了降低运行时性能和悲观程度。 1) Unate / Non-unate：单线定义 * Unate 单元：输入转换（上升/下降）可以单调地确定给定输入引脚的输出转换方向。 → STA 可以固定过渡方向并计算最坏情况。因此，需要计算的情况数量很少。 * 例如，AND 栅极要么会发生输入引脚转换，而输出引脚会发生同方向的信号转换，要么会保持先前的信号。 * 反之，如果输出引脚信号的移动方向与输入引脚相反，则称为负单向门。 * 非单向门单元：输出转换的方向可能因情况（不同的输入状态/条件）而异。 → STA 无法固定转换方向，因此需要分割情况。换句话说，

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半导体设计职业和过渡战略

학부생부터 3년차까지,最常见的问题我们汇编了一份清单，列出了我们在运营 VLSI Korea 期间收到的最常见的工作和职业问题。我尽可能诚实地写下教授们没有教给你的东西：事先抱歉。 1.이력서와 포트폴리오 Q.我想为跳槽做准备，但由于内部安全问题，我不能留下任何东西。半导体工程师需要投资组合吗？" 在半导体行业，人们对"投资组合"存在相当大的误解，而事实是，大多数全球半导体公司都不需要投资组合。相反，简历中有三点非常重要： * 您参与了哪些项目（项目名称、设计类型） * 您扮演了什么角色（RTL 设计、验证、物理设计等） * 您参与了什么级别的芯片设计（工艺节点、实例数量、时钟频率）如果您参与设计的产品已经投放市场，那么该产品的数据表很有可能已经公开。使用这些公开资料作为参考完全没有问题。关键在于确保您了解 NDA 或安全承诺中的内容，并在此范围内尽可能具体。 Q.我在一家合作公司工作，

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工程师如何在人工智能时代生存？

My Honest Thoughts 最近，我发现 LinkedIn 上的招聘信息有些奇怪：公司要求的规格比以前高得多，但却很少有初级职位空缺。大多数职位都是与大学和行业有联系的承包部门提供的，剩下的少数职位也都是顶级求职者。职业岗位的情况也大同小异。虽然招聘的总人数减少了，但职位和地点的种类却增加了。在新闻中，半导体公司正在大量招聘人才，但在现实世界中，即使你以顶级论文应聘，也很难通过文书工作。新闻与现实的温差相当大。那么，究竟谁会被录用呢？归根结底，还是在该领域拥有更多实践经验的人。公司要求我们使用人工智能来提高工作效率。 * 但当你真正使用它时，感觉却很奇怪。 * 使用人工智能后，你在单位时间内的产出肯定增加了。 * 但并没有感觉到总量有了爆炸性的增长。 * "我感觉自己比以前做得更多了......" 这种尴尬的感觉。 * * 这是因为这是我们这一代人第一次遇到的问题。在面试大厅，还有手写代码的测试。( 面试官只是在做他们过去做过的事情。那么，在人工智能时代，STEM 人员如何谋生？ "Doers" and "Take

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轨道数据中心（Orbital Data Center, ODC）技术报告

1. 人工智能需要数据中心支持。 2. 数据中心体积庞大，能耗极高。 3. 同时需要高效的冷却系统来降低发热量。 -> 由此引发成本问题。如何在更广阔的空间中获取更多能量，同时消耗更少能量？轨道数据中心（Orbital Data Center，以下简称ODC）正是试图将"地球数据中心的电力·制冷·场地限制"转移至太空的尝试。 1. 地球之外存在着更为广阔的空间。 2. 因靠近太阳，能接收更多太阳能。 3. 温度极低，在冷却方面更具优势。 4. 此外地球存在强大重力，而太空重力较弱。 -> 正因如此，ODC备受瞩目。当前数据中心通常建在河流/湖泊/海岸线附近，以便获取冷却水源。未来预计将大量建在极寒的极地地区。接下来是地球外的宇宙空间。距离地球多远？低轨道、中轨道、高轨道。需要考虑数据中心建在哪里。

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[VLSI CAD] 表达在EDA中

什么是Espresso？在保持逻辑式功能的同时，实现“最小化AND/OR项数量”的经典标准算法 Espresso是布尔逻辑最小化(logic minimization)算法及工具。 1. Espresso解决的核心问题以下两个逻辑式具有完全相同的功能。 f = a b c + a b ~c f = a b 第二个表达式： * 更简洁 * 更快速 * 更经济。 Espresso的目标只有一个： “保留逻辑功能，精简表达形式” 一行结论 Espresso放弃了“完美最优解”，而是快速寻找“足够好的解”的算法。若说QM是完美主义算法， Espresso便是现实主义算法。 QM秉持这样的态度： “要比较所有可能点亮灯泡的情况，找出绝对最短的解释。” 因此： * 情况稍有增加 * 就会导致情况数爆炸式增长 * 导致计算机崩溃 Espresso的思维方式截然不同 Espresso这样思考： “先粗略地描述灯泡，再逐步完善细节。不必追求完美。

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[VLSI CAD] 两级逻辑化简难以实现的原因

TL;DRDR * 要"精确"求解两阶逻辑最小化问题，必然会采用Quine–McCluskey(QM)算法路径。 * QM算法的瓶颈在于覆盖(最小列覆盖)阶段。 * 由于覆盖问题属于NP完全问题， “最优解”不再是数值而是证明问题。 * SAT问题几乎不成问题，因其本质属于决策问题。 EDA通过启发式+剪枝+分支界定法快速生成“足够好的解。什么是两级逻辑最小化？场景假设存在三个开关。 * A：开关1 * B：开关2 * C：开关3 灯泡F在以下三种情况下点亮： 1. A=0, B=0, C=1 → A'B'C 2. A=0, B=1,