半导体也会老化
当今的半导体器件会出现一种"老化 "现象，其性能会随着时间的推移而慢慢降低。
就像机械零件会随着时间的推移而磨损一样，MOSFET 晶体管也会在长时间工作后改变其电气特性，从而影响电路的性能。
这种现象称为半导体老化，主要原因是偏置温度不稳定性 (BTI) 和热载流子注入 (HCI)。
老化会导致阈值电压升高，漏极电流降低，器件的开关速度和可靠性随着时间的推移而下降。
最终结果是电路性能下降，使用寿命缩短，这可能会在现场导致意想不到的故障。
在早期，为了防止这种老化，通常会过度保守地设计电路，从而留出很大的安全余量。 然而，随着现代工艺中晶体管的超微型化，我们再也无法承受如此大的性能损失。
尤其是在诸如FinFET、GAA等先进节点中，工艺变化和热因素进一步增加，这使得通过准确的老化预测减少不必要的余量并实现优化成为竞争力的关键。
在下文中，我们将回顾 BTI 和 HCI 机制、它们在 SPICE 模型中的 实现、基于时间的老化角的使用，以及它们在行业中的意义。半导体老化机制概念：BTI 和 HCI
偏置温度不稳定性 (BTI) 和热载流子注入 (HCI) 是 CMOS 晶体管老化的两种典型机制。
https://m.blog.naver.com/gc_na/223392386850
半导体老化的两大关键支柱：BTI vs HCI
1）BTI（偏置温度不稳定性）
当温度上升到施加电压时的温度时，栅极氧化物和沟道之间出现阱→阈值电压（Vth）增加
✔ 什么现象？
- NBTI（负 BTI）
- NMOS（正 BTI）
✔ 结果
- Vth 增加、驱动电流减小
2) HCI（热载流子注入）
当晶体管信号切换时，高能电子（热载流子）跳出沟道并撞击栅极氧化物 → 形成阱。
✔ 在什么情况下？
- 高 Vds + 快速开关
- 尤其是 严重的 NMOS
- NMOS HCI 比 PMOS 更为关键
✔ 后果
- Vth 增加，驱动电流减少
HCI 和 BTI 的作用
1.HCI："漏极附近产生非常大的电场"
以 NMOS 为例，
- 如果 Vds 很大，Vgs 也足够高，
漏极附近就会产生非常强的电场。
这种电场会给沿沟道流动的电子带来非常大的动能（=热载流子）
2. 热载流子会 "物理损坏 "氧化物/界面。"
热载流子有两个作用：
（1）断开 Si-SiO₂ 界面上的键 → 增加界面陷阱
当电子以高能态撞击氧化膜边界时，界面键被断开，从而增加了界面陷阱密度。
（2）电荷被驱动到氧化膜内部→氧化物陷阱增加
一些热载流子被注入到氧化物一侧，氧化膜内部产生正/负氧化物电荷。
最终，界面陷阱增加→散射增加→迁移率降低→I_dsat 降低。
HCI 导致的 Vth 变化（增加或减少）
Vth 可以表示如下：
受困电荷现象导致的 Delta V_threshold 模拟如下。
在这里，根据阱的极性，V_th 会增加或减少。(一般来说，电子阱比空穴阱多，因此 V_th 通常会增加）
⚡ BTI 与 HCI 对比一览
item | BTI | HCI |
Cause | Voltage + temperature stress | Fast switching + high Vds |
impact | 增加 Vth → 增加延迟 | 通道/栅极陷阱 → 驱动电流降低 → 延迟增加 |
Mostly Occurs | PMOS(NBTI), NMOS(PBTI) | NMOS |
温度效果 | as much as | 相对较小 |
供应电压的影响 | as much as | Very Large |
简而言之，半导体使用得越多，其物理特性的变化就越大。BTI 和 HCI 就是具有代表性的现象。
微工艺扩展和老化严重程度增加的本质
随着半导体节点从平面→FinFET→GAA演进、器件尺寸的缩小和栅极电介质的减薄使它们更容易受到 BTI/HCI 的影响。
1) 栅极氧化物太薄：几个原子层
- 现代节点中的高k/金属栅极只有几个原子层厚。
- 这将成倍增加单个陷阱（Qtrap）的比例影响。
- 在相同应力条件下的相同工艺中的两个晶体管显示出不同的老化行为
- SiON → NBTI 恶化（氮引入效应）
- 高 k (HfO₂) → 出现严重的 PBTI
- 晶圆代工厂提供的 BTI/HCI 物理方程（ΔVth、μ 退化等）以 DLL 形式交付
- 电路设计人员可以使用 Spectre、AFS、HSPICE 等，无论使用哪种模拟器，都可以调用相同的老化模型
- 老化引起的 ΔVth、迁移率降低等都反映在 SPICE 参数中，因此实际的 I-V 曲线变形可以如实反映出来
- 表面阱与体阱建模
- 时间指数，包含场加速项
- 交流应力的恢复反映在占空比补偿中
- 添加器件尺寸缩放（W/L 相关性）
- 使用基于冲击电离电流 (I_sub) 或幸运电子的模型。
- τ=A-(I_sub)^(-m)-exp(Ea/kT)
- 随时间变化的界面态生成 → ΔVth 上升
- 还考虑了流动性退化
- 遵循晶体管实际运行时的电压-温度-负载周期
- SPICE 集成了时间轴（应力历史）
- 在任何所需的时间点（例如 10 年），并重新解释该时间点：例如，HSPICE MOSRA 中的 "一步老化 "功能
- 新鲜模型
- 老化模型（5 年、10 年等）
- 验证所有三个版本的性能。
- 10-15 年
- 125℃以上
- 24/7 运行
- 。
- 栅极堆栈变薄增加了单个缺陷的影响
- 器件尺寸缩小增加了统计变异
- 电压扩展限制和热预算增加
- 新材料（高-k）带来了新的 BTI/HCI 问题
- 汽车/高性能计算市场要求更长的使用寿命
换句话说，过去一个节点上 "数百个陷阱中的一个 "现在更像是 "数十个陷阱中的一个 "或 "几个陷阱中的一个"：
2) 设备变小导致统计变异爆炸随着设备面积变小，随机电报噪声（RTN/陷阱生成）分布的标准偏差会增加。➡ 老化变化本身成为定时变化的一部分3）电压扩展极限 + 更高的温度 = BTI/HCI 加速由于高度集成，芯片内部的平均温度实际上已经升高。➡ 芯片上的温度应力上升，因此老化自然会变得更加严重4）工艺材料的变化带来了新的老化问题高 K 和金属栅极的引入虽然有利于性能和栅极泄漏，但从老化的角度来看却带来了新的问题。➡ PBTI、NBTI 问题恶化。所以，现在我们需要在电路设计中考虑这个问题，对吗？
如何解释 SPICE
目前代工厂提供的 PDK 都包含一个 老化模型。基于 TSMC 建模接口 (TMI) 的标准化 - CustomCMI API (CMI) - MOS 可靠性老化 API (MOSRA) - 高效 Subckt 宏建模、开放式建模接口等BTI：结果是ΔVth(t, Vgs, T, duty)的完整的时间-电压-温度函数。HCI：在引入 High-k 之后，随着 PBTI 的爆炸性增长，该模型无法用单一函数来描述。As-grown + Generated (AG) BTI 模型和其他模型正在被采用。
基于时间的模型：寿命终止
芯片设计工程师通常根据 "寿命终止 (EOL) "给出降额，或使用针对该降额而表征的库。(就 SRAM 而言，通常是根据 EOL 对库进行表征，然后对单元进行降额。）如今，这种降额方法并不准确，因此出现了一些方法，例如老化感知 STA（这是我的专长）。https://semiwiki.com/eda/synopsys/312706-using-sta-with-aging-analysis-for-robust-ic-designs/当 SPICE 中包含老化模型时，设计人员可以执行以下操作
1) 基于时间的仿真
2) 老化角模型
Foundry 提供预老化 SPICE 模型卡（例如，TT_125C_10）：设计人员
Why is it important:具体而言，汽车/服务器/AP 行业需要极端的任务配置文件，例如➡ 老化角验证现已成为 HPC/Flagship AP/Automotive 的要求。
5.结论：微处理时代的老龄化不是一种 "选择"，而是一种 "结构上的必然"
随着我们向微处理时代迈进，老龄化变得异常重要，原因如下。
