반도체 설계는 한 직무가 아니다. Verilog를 배운다고 RTL 엔지니어가 되고, timing report를 본다고 STA 엔지니어가 되는 것도 아니다.
입문자가 가장 많이 틀리는 지점은 "무슨 툴을 배울까"부터 묻는 것이다. 먼저 골라야 하는 건 내가 어떤 종류의 디버깅을 잘 버티는지다.
1. RTL: 사양을 cycle 단위 구조로 바꾸는 일
RTL은 아이디어를 synthesizable 구조로 바꾸는 일이다. 좋은 RTL 엔지니어는 Verilog 문법보다 latency, throughput, backpressure, reset, CDC, power intent를 먼저 생각한다.
초보 포트폴리오는 "동작하는 작은 블록" 하나면 충분하지 않다. spec, block diagram, interface timing, test scenario, synthesis warning 정리까지 있어야 한다.
2. Verification: 버그를 찾는 일이 아니라 재현하는 일
Verification은 설계가 맞는지 확인하는 일이 아니다. 틀릴 수 있는 조건을 체계적으로 만들고, 실패를 재현 가능한 증거로 바꾸는 일이다.
Accellera는 UVM이 verification component 재사용과 tool interoperability를 개선하기 위한 표준이라고 설명한다. 그래서 검증 커리어의 핵심은 "테스트를 많이 썼다"가 아니라 coverage, sequence, scoreboard, assertion으로 실패 공간을 어떻게 줄였는지다.
3. Physical Design: netlist를 실제 칩으로 닫는 일
Cadence의 RTL-to-GDSII flow 설명은 coding, simulation, synthesis, equivalence checking, floorplan, placement, routing, timing, signoff, GDSII output까지 이어진다. Physical Design은 이 중 floorplan부터 route, power, timing closure까지 현실 제약을 다루는 직무다.
이 직무는 "툴을 돌린다"보다 congestion, utilization, macro placement, CTS, IR drop, DRC, ECO를 동시에 보는 감각이 중요하다.
4. STA: 마지막에 보는 일이 아니라 처음부터 막는 일
Synopsys는 PrimeTime을 timing, signal integrity, power, variation-aware signoff solution으로 설명한다. 실무 STA는 setup/hold violation 숫자를 줄이는 일이 아니다. constraint가 맞는지, corner와 mode가 현실적인지, ECO가 다른 path를 깨는지 판단하는 일이다.
STA가 맞는 사람은 파형보다 report를 오래 보는 사람이다. "왜 이 path가 critical인가"를 logic depth, clock, derate, SI, placement 관점으로 분해하는 것을 버틸 수 있어야 한다.
5. 어디부터 시작할까
- 코드 구조와 microarchitecture가 재미있으면 RTL
- 남의 설계를 깨는 사고가 맞으면 Verification
- 배치, 배선, 전력, 면적 trade-off가 맞으면 Physical Design
- 숫자, corner, constraint, report 해석이 맞으면 STA
내 추천은 하나다. 4주 동안 작은 RTL 블록을 만들고, 4주 동안 testbench와 assertion을 붙이고, 4주 동안 synthesis와 open-source PnR flow까지 밀어본다. 그다음 가장 덜 지겨웠던 디버깅이 자기 트랙이다.
참고 자료
- Cadence RTL-to-GDSII Flow Training
- Synopsys PrimeTime Static Timing Analysis
- Accellera UVM standard download
- Accellera UVM Working Group
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