CFET(Complementary FET)란? GAA 다음 트랜지스터, 1nm 시대의 핵심

왜 지금 CFET인가

2026년 현재 파운드리 첨단 노드의 양산 주역은 2nm급 GAA(Gate-All-Around) 나노시트다. TSMC N2가 본격 램프업에 들어섰고, 삼성 파운드리 SF2도 같은 세대에서 경쟁 중이다. 그런데 트랜지스터 구조 자체보다 먼저 한계가 보이는 지표가 하나 있다. 표준 셀 높이(cell height)다.

FinFET 시대 6T(6-track)에서 출발해 GAA 진입과 함께 5T까지 줄어왔지만, 4T 이하로 더 내리려면 NMOS와 PMOS를 좌우로 나란히 두는 평면 배치 자체를 깨야 한다. 그 자리에 들어오는 것이 CFET(Complementary FET)다. imec, Intel, TSMC가 공개한 장기 로드맵에서 CFET는 대체로 A10·1nm 영역(2029~2031년 양산 시점)을 타깃으로 한다. 2025년 전후부터 IEDM·VLSI Symposium에서 CFET 테스트 구조 결과 발표가 빠르게 늘고 있고, 단순 트랜지스터 데모를 넘어 SRAM 비트셀 단위 결과까지 등장하기 시작했다는 것이 업계 분위기다. 즉 CFET는 더 이상 '먼 미래 후보'가 아니라, 이미 다음다음 노드의 베이스라인 후보로 진입한 단계다.

CFET의 실체 — NMOS 위에 PMOS를 쌓는다

CFET는 한마디로 NMOS와 PMOS 트랜지스터를 수평이 아니라 수직으로 적층(stack)하는 구조다. 기존 FinFET·GAA에서는 하나의 셀 안에서 NMOS 핀/시트와 PMOS 핀/시트를 좌우로 배치했고, 그 사이 분리(N-P separation)가 셀 높이의 하한을 사실상 결정했다. CFET는 두 트랜지스터를 위·아래로 쌓아 그 분리를 z축으로 옮긴다. 결과적으로 셀 푸트프린트가 줄고, 4T 혹은 그 이하의 셀 높이가 가능해진다.

구현은 크게 두 갈래다.

• monolithic CFET: 단일 웨이퍼에서 한 번의 에피택셜 성장으로 NMOS 채널과 PMOS 채널을 함께 만들고, 게이트와 콘택까지 통합된 흐름으로 형성한다. 공정 흐름이 상대적으로 단순하지만, NMOS와 PMOS가 같은 thermal budget을 공유하기 때문에 PMOS의 SiGe 채널과 NMOS의 Si 채널 양쪽을 손상 없이 처리해야 한다. 두 층 사이의 도핑 분리, source/drain 격리도 까다롭다.
• sequential CFET: 하부에 PMOS를 먼저 완성하고, 별도 웨이퍼에서 형성한 NMOS 층을 본딩으로 옮겨와 그 위에 쌓는다. 위·아래 트랜지스터를 각자 최적화할 수 있어 채널 재료 자유도가 크지만, 상부를 만들 때 하부 트랜지스터가 망가지지 않도록 대체로 500°C 이하의 저온 thermal budget 안에서 모든 활성화·게이트 형성을 끝내야 한다.

두 방식 모두 GAA 나노시트와 forksheet에서 다듬어진 채널 형성 기술을 그대로 쓰되, 그 위에 한 층을 더 쌓는다고 보면 된다. 즉 CFET는 완전히 새로운 트랜지스터가 아니라, GAA 위에 z축 한 단이 얹힌 진화 경로에 가깝다.

왜 어려운가 — 채널이 아니라 그 주변이 문제

발표 슬라이드만 보면 매끄러워 보이지만, CFET의 진짜 난도는 채널 자체가 아니라 그 주변에 있다.

1) 콘택과 MOL(Middle-of-Line) 라우팅. 위·아래 두 트랜지스터의 source/drain·게이트를 모두 셀 밖으로 끌어내야 한다. 위쪽 트랜지스터의 콘택을 아래로 내리거나 측면으로 빼는 길을 만들어야 하고, 이 콘택 스택의 저항(R_contact)이 그대로 셀 성능을 결정한다. 게다가 BSPDN(후면 전원 공급)과 함께 쓰이는 시나리오가 사실상 기본 가정이라, 위쪽 신호 콘택과 아래쪽 전원 콘택, 그리고 두 트랜지스터 사이 isolation을 한 셀 안에 모두 욱여넣어야 한다.

2) 열(thermal). 트랜지스터를 위·아래로 쌓으면 단위 면적당 발열은 그대로 누적된다. 위층 트랜지스터에서 발생한 열이 아래층으로 빠져나가는 경로가 좁아 같은 클럭에서도 hotspot 온도가 더 높다. 패키지 측 열 솔루션(Cu pillar, 액침냉각)이 아무리 좋아져도 셀 단위 열 밀도는 EDA 차원의 thermal-aware placement·power gating으로 다시 풀어야 한다.

3) EDA와 표준 셀 라이브러리. CFET는 트랜지스터 토폴로지가 바뀌기 때문에 표준 셀 자체를 재설계해야 한다. PMOS와 NMOS의 layer 위치, pin access, M0/M1 라우팅 룰이 모두 달라진다. RC 추출 모델, 디바이스 모델(BSIM 후속), SPICE 라이브러리가 다 새로 나와야 하고, 이걸 PnR 도구가 받아들이려면 Synopsys·Cadence와 파운드리 사이의 협업 사이클이 또 한 번 돈다. 양산 직전 노드에서 가장 흔히 막히는 지점이다.

4) Yield와 테스트. 두 트랜지스터를 한 셀에 쌓는다는 것은, 한쪽이 fail이면 셀이 통째로 죽는다는 뜻이다. 같은 defect density 가정하에 셀 단위 yield 손실이 늘어나는 구조이고, 위층과 아래층을 각각 진단(diagnostics)하는 DFT 방법론도 새로 다듬어야 한다.

누가 잘하고 있나 — imec 허브와 Big 3 파운드리

현재 시점에서 CFET는 양산 기술이 아니라 R&D 단계 기술이다. 따라서 '누가 잘하나'는 양산 점유율이 아니라 발표된 데모와 로드맵의 구체성으로 가늠된다.

• imec: 사실상 CFET 연구의 허브다. 2018년 전후부터 CFET 개념을 본격적으로 푸시해 왔고, 매년 IEDM·VLSI Symposium에서 monolithic·sequential 양쪽 데모를 갱신한다. 회원사인 Intel·TSMC·삼성·SK하이닉스가 모두 imec의 결과를 공유받는 구조다.
• Intel: RibbonFET(GAA의 자체 명칭)을 18A에 먼저 적용한 뒤, 그 다음 노드부터 CFET를 검토한다는 입장을 공개적으로 밝혀 왔다. 자체 R&D 칩에서 CFET 구조 결과를 IEDM 등에서 발표해 왔다.
• TSMC: A14·A10 로드맵을 공개하면서 CFET를 그 시점의 후보 트랜지스터로 거론한다. 보도 기반으로는 sequential 쪽보다 monolithic 흐름을 우선 검토한다는 분석이 많다.
• Samsung Foundry: GAA를 가장 먼저 양산한 회사답게 그 다음 단계인 CFET 연구도 적극적이다. imec과의 공동 발표, 자체 SAIT(Samsung Advanced Institute of Technology) 채널을 통한 결과 공개가 이어진다.

장비 측에서는 ASML(High-NA EUV), 어플라이드 머티리얼즈·램리서치(에피·에칭), Tokyo Electron(코터·디벨로퍼), 그리고 본딩 장비를 공급하는 EV Group·SUSS가 sequential CFET 시나리오에서 핵심 위치에 선다. CFET가 어느 진영의 강점에 더 잘 맞느냐는 곧 어느 장비 생태계가 더 빨리 성숙하느냐의 문제이기도 하다.

Korea 시각 — 삼성 파운드리의 필수 카드, SK하이닉스의 간접 영향

한국 입장에서 CFET는 두 갈래로 의미가 다르다.

삼성 파운드리에게 CFET는 반드시 잡아야 하는 기술이다. 2nm GAA에서 TSMC와의 격차를 어느 정도 좁혔다 하더라도, 1nm 영역에서 CFET 도입 타이밍과 yield 곡선을 놓치면 다시 한 세대 뒤로 밀린다. 자체 SAIT의 디바이스 R&D 역량, 그리고 EDA 파트너(Synopsys·Cadence)와의 협업 속도가 셀 라이브러리 준비 시점을 결정한다. monolithic이냐 sequential이냐의 선택도 자체 장비·재료 생태계의 강점에 따라 갈릴 수 있다는 점에서, 단순한 디바이스 의사결정이 아니라 산업 정책 단위의 결정에 가깝다.

SK하이닉스는 직접 로직 트랜지스터를 만들지는 않지만, HBM4·HBM4E 이후 베이스 다이를 파운드리에 외주(특히 TSMC)하는 흐름이 굳어지면서 CFET 노드의 가용 여부가 베이스 다이의 컨트롤러 복잡도와 직결된다. 즉 메모리 회사여도 로직 트랜지스터 노드 흐름을 모니터링해야 하는 시대다.

한국 장비·소재 생태계 측면에서는 채널 에피, 저온 본딩, 콘택 메탈, EUV 마스크 블랭크처럼 CFET가 더 까다롭게 요구하는 영역에서 국내 업체가 어디까지 따라붙느냐가 관전 포인트다. 솔직히 말해 이 영역의 핵심 장비는 여전히 미국·일본·네덜란드 트리오가 잡고 있고, 한국은 보조 공정에서 자리 만들기를 시도하는 그림에 가깝다.

Watch points — 향후 6~12개월에 볼 것

CFET는 길게 보면 2030년 전후를 보는 기술이지만, 향후 6~12개월 사이에 의미 있는 신호들이 나올 자리가 있다.

• IEDM 2026 / VLSI Symposium 2026 발표: imec과 주요 파운드리가 monolithic CFET SRAM 비트셀, sequential CFET 링 오실레이터 결과를 어디까지 끌어올리는지.
• TSMC A14 본격 발표: A14가 GAA 2세대로 갈 가능성이 높지만, 그 다음 A10에서 CFET를 명시적으로 거론하는지 여부.
• Intel CFET 로드맵 구체화: 18A 양산 안정화 이후 차세대 노드(14A 후속)에서 CFET가 실제 제품 노드로 잡히는지.
• EDA 도구 지원 발표: Synopsys·Cadence가 CFET 표준 셀과 PnR 흐름을 정식 지원하는 시점. 이 발표가 양산 1.5~2년 앞서 나온다는 패턴을 감안하면 시점 추정이 가능하다.
• High-NA EUV 양산 진입: CFET는 cell height가 줄어드는 만큼 더 작은 피치를 요구하고, 이는 High-NA EUV 의존도를 그대로 끌어올린다.

FAQ — 자주 헷갈리는 지점

Q. CFET와 GAA의 차이는? GAA는 채널을 게이트가 사방으로 둘러싸는 구조 변화에 그치고, NMOS·PMOS는 여전히 좌우로 배치된다. CFET는 그 두 트랜지스터를 위·아래로 쌓아 셀 높이 자체를 줄이는 추가 단계다.

Q. CFET는 BSPDN과 함께 가야 하나? 거의 그렇다. 위쪽 트랜지스터까지 콘택을 빼는 동시에 전원 라인을 셀 위에 두면 라우팅이 사실상 풀리지 않는다. BSPDN으로 전원망을 후면으로 옮긴 뒤에야 CFET의 라우팅이 합리적으로 닫힌다.

Q. monolithic과 sequential 중 어느 쪽이 이기나? 공정 단순성은 monolithic이 우위지만 채널 재료 자유도는 sequential이 크다. 현재까지 공개된 결과만 보면 어느 한쪽이 압도하지 않는다. 회사별 장비·재료 강점에 따라 다른 선택이 나올 가능성이 높다.

Q. 양산 시점은? 공개 로드맵 기준 대체로 2029~2031년이지만, EDA·yield·콘택 어느 한 축에서 어긋나면 한 세대(약 2년) 미뤄지는 것이 이 영역의 패턴이다.