핵심 주장: PCIe 8.0의 승자는 256 GT/s SerDes를 가진 회사가 아니라, 손실 예산을 시스템 단위로 닫을 수 있는 회사다.
제품과 현장 이미지
왜 지금인가: 1 TB/s x16은 AI 서버의 보드 문제다
PCI-SIG는 PCIe 8.0 Draft 0.5가 2026년 5월 회원에게 공개됐고, 최종 사양은 2028년 회원 공개를 목표로 한다고 밝혔다. 목표 전송률은 레인당 256.0 GT/s, x16 구성의 양방향 대역폭은 최대 1.0 TB/s다.
이 숫자는 GPU 카드 하나를 빠르게 꽂는다는 의미로 끝나지 않는다. AI 서버에서는 NIC, GPU, SSD, CXL 메모리 장치가 같은 루트 컴플렉스와 스위치 패브릭을 공유한다.
PCIe 7.0은 2025년에 128.0 GT/s 사양으로 공개됐고, PCIe 8.0은 다시 두 배를 겨냥한다. 두 배 속도는 논리 대역폭의 진전이지만, 물리 채널에서는 손실, 반사, 크로스토크, 지터 여유가 선형으로 좋아지지 않는다.
그래서 PCIe 8.0은 서버 플랫폼 팀에게 조기 신호다. 2028년에 사양이 나온 뒤 보드를 고치는 것이 아니라, 2026년부터 패키지 핀아웃, 커넥터 후보, 리타이머 위치, 검증 IP를 같이 잡아야 한다.
무엇인가: PAM4, FLIT, FEC 위에 올라간 256 GT/s 목표
PCIe 8.0은 PCIe 6.0과 7.0에서 이어진 PAM4 신호, FLIT 기반 인코딩, FEC 접근을 전제로 한다. PCI-SIG의 공개 목표에는 256.0 GT/s, 지연과 FEC 목표 확인, 이전 세대와의 하위 호환, 프로토콜 대역폭 개선, 전력 절감 기법이 함께 적혀 있다.
PAM4는 한 심볼에 2비트를 싣지만, 전압 레벨이 4개로 나뉘어 노이즈 마진이 줄어든다. 따라서 PCIe 8.0의 실제 난도는 비트 수가 아니라 눈 다이어그램을 닫는 일이다.
FLIT과 FEC는 링크를 디지털 관점에서 더 관리 가능하게 만든다. 그러나 FEC는 오류를 고치는 대신 지연과 버퍼링을 요구하고, 재전송과 링크 트레이닝 상태 머신의 복잡도를 키운다.
시스템 관점에서 PCIe 8.0 링크는 하나의 선이 아니다. 패키지 볼, 브레이크아웃 비아, 보드 트레이스, 커넥터, 케이블 또는 리타이머, 상대 PHY가 직렬로 묶인 손실 체인이다.
사양이 아직 Draft 0.5이므로 최종 전기 한계값을 확정적으로 말할 수는 없다. 다만 공개 목표만으로도 설계 방향은 분명하다. 더 짧은 채널, 더 좋은 재료, 더 정교한 equalization, 더 많은 사전 검증이 필요하다.
왜 어려운가: 새 커넥터 검토는 손실 예산의 경고등이다
PCI-SIG는 PCIe 8.0 목표 중 하나로 새 커넥터 기술 검토를 명시했다. 이는 기존 커넥터가 즉시 폐기된다는 뜻이 아니라, 256 GT/s에서 기존 기계적 생태계만으로 충분한지 검증해야 한다는 신호다.
커넥터는 단순한 금속 접점이 아니다. 임피던스 불연속, 삽입 손실, 반사 손실, 인접 레인 크로스토크가 동시에 생기는 구조물이다. 보드 설계자는 커넥터를 데이터시트 부품이 아니라 채널의 가장 어려운 구간으로 취급해야 한다.
리타이머는 도달 거리를 늘리는 가장 현실적인 장치다. 하지만 리타이머는 마진을 공짜로 만들지 않는다. 보드 면적, 전력, 발열, BOM, 지연, 펌웨어 검증 항목을 추가한다.
패키지 쪽 병목도 커진다. 고속 레인이 패키지 가장자리로 빠져나오는 과정에서 bump, RDL, substrate via, escape routing이 모두 손실과 반사를 만든다. 고성능 CPU나 가속기에서는 HBM, 전원, PCIe, CXL, UCIe가 같은 패키지 공간을 경쟁한다.
검증도 어려워진다. 256 GT/s에서는 회로 시뮬레이션, IBIS-AMI 모델, S-parameter 품질, compliance test fixture가 제품 일정에 직접 영향을 준다. 실리콘이 빠르다는 발표만으로 양산 가능한 플랫폼을 보장할 수 없다.
누가 유리한가: IP, 계측, 커넥터, 서버 ODM의 조합 싸움
PCIe 8.0에서 유리한 회사는 네 부류다. 첫째는 고속 PHY와 컨트롤러 IP를 가진 EDA와 IP 공급사, 둘째는 256 GT/s 검증 장비를 제공하는 계측 업체, 셋째는 저손실 커넥터와 케이블 업체, 넷째는 대형 서버 플랫폼을 반복 설계하는 ODM과 클라우드 사업자다.
Synopsys는 2026년 PCI-SIG DevCon 관련 자료에서 PCIe 8.0 TX 전기 검증을 256 GT/s에서 시연한다고 밝혔다. Cadence도 2026년 DevCon에서 Keysight AWG와 Cadence PHY receiver를 사용한 PCIe 8.0 PHY 데모를 공개했다.
이런 발표의 의미는 제품 출시 선언보다 앞선다. 초기 IP와 계측 환경은 표준 확정 전의 아키텍처 위험을 줄이는 도구다. SoC 팀은 프로토콜 corner case, link training, equalization 정책을 사양 확정 전에 탐색할 수 있다.
커넥터 업체와 보드 재료 업체도 더 중요해진다. 고속 링크가 짧아질수록 서버 내부 배치는 전기적 토폴로지에 끌려간다. GPU, NIC, 스위치 카드의 위치가 섀시 열 설계만이 아니라 PCIe 채널 손실로 결정될 수 있다.
클라우드 사업자는 사양 자체보다 시스템 검증 데이터를 먼저 축적한다. 개별 벤더의 공개 데모는 일반 양산 성능의 증명이 아니라 가능성의 증거로 읽어야 한다.
한국 렌즈: 삼성, SK hynix보다 먼저 보드와 패키지 인력이 필요하다
한국에서 PCIe 8.0은 메모리 회사만의 주제가 아니다. 삼성전자 파운드리, 패키지, 서버 SoC 고객 대응 조직, SK hynix의 CXL 메모리와 HBM 인접 플랫폼, 국내 팹리스의 고속 IO 검증 역량이 모두 연결된다.
가장 직접적인 질문은 AI 서버 보드에서 나온다. GPU와 HBM이 패키지 안 대역폭을 키우는 동안, 외부 확장 IO는 PCIe와 CXL이 담당한다. 외부 IO가 병목이면 메모리 대역폭 증가는 시스템 성능으로 전부 전환되지 않는다.
국내 파운드리 관점에서는 고속 SerDes IP 포트폴리오와 패키지 substrate 모델링이 중요하다. PCIe 8.0은 공정 노드 발표보다 PHY 양산성, 패키지 모델, compliance 지원이 고객 신뢰를 좌우할 수 있다.
대학과 인력 시장에는 더 뚜렷한 신호가 있다. RTL만 아는 디지털 설계자, 보드만 아는 SI 엔지니어, 패키지만 아는 기구 엔지니어로는 링크가 닫히지 않는다. SerDes, 신호 무결성, 전원 무결성, 통계적 eye 분석, protocol verification을 연결하는 사람이 필요하다.
한국 기업이 PCIe 8.0 사양을 주도한다고 단정할 근거는 공개 자료만으로 부족하다. 그러나 AI 서버 공급망에 들어가려면 이 표준을 따라가는 수준이 아니라, 사양 전 단계에서 고객 보드와 같이 검증하는 능력이 필요하다.
다음 6-12개월 체크포인트
첫째, PCI-SIG의 PCIe 8.0 Draft 진행 상황이다. Draft 0.5는 첫 공식 초안에 가깝고, 이후 회원 피드백이 전기, 프로토콜, 테스트 항목에 반영될 수 있다.
둘째, PCIe 7.0 기반 제품과 테스트 장비의 성숙도다. 128 GT/s에서 안정적인 compliance 경험이 쌓이지 않으면 256 GT/s 설계 위험은 더 커진다.
셋째, 커넥터와 케이블 업체의 공개 데모다. PCI-SIG가 새 커넥터 기술 검토를 명시한 만큼, 실장 높이, 핀 수, 하위 호환, 손실 성능의 균형이 관전 포인트다.
넷째, Synopsys, Cadence, Siemens EDA 같은 IP와 검증 생태계의 256 GT/s 지원 범위다. 단순 link-up 데모보다 controller, PHY, VIP, compliance flow가 얼마나 같이 제공되는지가 중요하다.
다섯째, 클라우드와 서버 ODM의 보드 토폴로지 변화다. PCIe 8.0 채택은 카드 슬롯의 문제가 아니라 섀시 내부 거리와 리타이머 배치의 문제로 먼저 나타날 가능성이 높다.
오해 정리: SSD 속도보다 서버 토폴로지가 먼저 바뀐다
첫 번째 오해는 PCIe 8.0이 곧 소비자 SSD 속도 경쟁이라는 해석이다. 클라이언트 SSD도 언젠가 영향을 받겠지만, 공개 목표가 겨냥하는 우선 시장은 AI, 데이터센터, 고속 네트워킹, HPC다.
두 번째 오해는 256 GT/s PHY가 나오면 시스템도 자동으로 된다는 생각이다. 실제 제품은 패키지, 보드, 커넥터, 리타이머, 전원, 냉각, 펌웨어, compliance가 동시에 통과해야 한다.
세 번째 오해는 광 인터커넥트가 곧 모든 PCIe 구간을 대체한다는 주장이다. PCI-SIG는 광 리타이머와 새 연결 기술을 다루고 있지만, 하위 호환과 비용 때문에 전기 채널은 계속 중요한 설계 축으로 남을 가능성이 높다.
따라서 엔지니어가 지금 해야 할 일은 세대 이름을 외우는 것이 아니다. 자신의 제품에서 어느 구간이 손실 예산을 먹는지, 어느 지점에 리타이머를 넣을지, 어떤 모델을 신뢰할지를 숫자로 닫는 것이다.
원문 링크
- PCI-SIG PCIe 8.0 Draft 0.5 page (2026-05-01 - PCIe 8.0 Draft 0.5 status, 256.0 GT/s target, 1.0 TB/s x16 target, 2028 release target, feature objectives.)
- PCI-SIG PCIe 8.0 Draft 0.5 blog (2026-05-01 - Recent timing hook and member review context for PCIe 8.0 Draft 0.5.)
- PCI-SIG PCIe 7.0 release (2025-06-11 - PCIe 7.0 128.0 GT/s and 512 GB/s x16 comparison.)
- PCI-SIG PCIe 6.0 release blog (2022-01-10 - PCIe 6.0 64 GT/s generation baseline and PAM4, FLIT, FEC context.)
- Synopsys PCI-SIG DevCon 2026 page (2026-06-01 - Synopsys 256 GT/s PCIe 8.0 TX electrical validation example.)
- Cadence PCIe 8.0 PHY DevCon 2026 blog (2026-06-01 - Cadence PCIe 8.0 PHY receiver demonstration and ecosystem positioning.)
이미지와 원본 자료 후보
- PCIe 8.0 Specification Web Banner (link_only - PCI-SIG owned web image; reuse terms not clearly stated on public page. - link only, do not embed)
- Synopsys PCIe 8.0 TX Electrical Validation DevCon visual (company_press - Company event page image or demo material; reuse requires Synopsys permission unless press-kit terms apply. - link only, do not embed)
- Cadence PCIe 8.0 PHY DevCon 2026 blog image (company_press - Cadence blog image; reuse terms not clearly stated. - link only, do not embed)
