從RTL開始的全端晶片設計路線圖：照投片順序學的7個階段

30秒摘要

• 晶片設計照投片順序學。Digital logic → RTL設計 → 驗證 → 合成 → 實體設計 → STA／簽核 → 投片，這個順序就是答案。
• 先學RTL的理由：後面的階段（驗證、PD、STA）全都是讀懂並判斷前一階段產出的工作。讀不懂RTL，波形、時序報告、壅塞圖都只能看懂一半。
• 從後面開始學，會變成「懂自己的階段、不懂晶片」的工程師。STA報告讀得懂，卻找不到背後的RTL bug；PD流程跑得動，卻診斷不出時序違規的根因。
• 只用開源工具，在家就能跑完整整7個階段。Icarus Verilog／Verilator → Yosys → OpenROAD／OpenLane → OpenSTA → Magic／KLayout＋Sky130 PDK。OpenROAD經由Efabless MPW shuttle，用於600次以上實際投片，是驗證過的流程。
• 7個階段走一輪，自學基準12~18個月。每階段完成一個小專案是標準。一個階段都別跳。

前言：為什麼順序就是實力

半導體求職者最常問的問題：「先學驗證還是先學PD？」補習班課程要你二選一，社群裡則流傳「STA比較賺錢」的說法。

老實說，從哪個階段開始，遠不如「有沒有跳過前面的階段」重要。晶片設計是一條管線，前一階段的輸出就是下一階段的輸入。倒著學，會陷入一種奇妙的狀態：每個階段的工具都會用，卻看不懂整顆晶片。

我敢講這句話，理由很簡單：我是做後端工具（PrimeTime／PrimeShield／PrimePower）的人，同時在SiFive Korea時期親自擁有Samsung 5~14nm從RTL到GDSII的完整流程，投片5次以上（包括Rebellions ATOM、FuriosaAI WARBOY、RHEA）。所以我斷言：別從後面學，從前面學。

Deep Dive：七階段路線圖

Stage 1. Digital Logic——一切的基礎

學什麼：布林代數、組合邏輯（mux、decoder、encoder）、循序邏輯（flip-flop、latch）、有限狀態機（FSM）設計、卡諾圖、時序基礎（setup／hold概念）。不是數學，而是用身體理解「一個時脈裡發生了什麼事」的階段。

新手陷阱：「邏輯電路大學修過了，跳過」的心態。不在紙上畫FSM就直接寫Verilog的人，之後抓不到CDC bug。大學上過課不代表結束，親手畫畫看、親手畫時序圖。

時間：2~4週。用HDLBits的combinational／sequential題目驗證。

下一步：edu.vlsi.kr 44條職涯路徑地圖的VLSI Foundations路線圖（64 skills），可以確認基礎技能檢查清單。

Stage 2. RTL設計——學會晶片的語言

學什麼：Verilog／SystemVerilog的synthesizable subset、blocking vs non-blocking assignment、FSM coding style、參數化模組設計、基本介面（AXI-lite程度）、CDC（clock domain crossing）基礎。模擬器用Icarus Verilog、lint用Verilator、波形用GTKWave——全免費。

新手陷阱：把Verilog當軟體語言寫。不知道for迴圈不是「重複執行」而是電路複製，合成結果就會跑掉。還有latch inference——always @(*)區塊沒涵蓋所有情況，就會冒出非預期的latch。這也是面試必考題。

時間：2~3個月。目標專案：親手設計FIFO＋arbiter＋簡單的UART控制器，並用測試平台驗證。

下一步：edu.vlsi.kr 44條職涯路徑地圖的RTL Design路線圖（64 skills）。

Stage 3. 驗證——證明晶片是對的

學什麼：SystemVerilog testbench撰寫、coverage-driven verification（code coverage＋functional coverage）、constrained random stimulus、UVM基本架構（agent、sequencer、driver、monitor、scoreboard）。業界有句話：整個ASIC努力的約70%花在驗證上——驗證才是晶片設計的本體。

新手陷阱：把「驗證＝跑測試」來理解。沒有coverage plan就跑random測試，只是按按鈕。真正的驗證是先寫下「要證明什麼」（coverage plan），再把它關起來（closure）的工作。讀不懂RTL的驗證工程師，找到bug也說不清原因。所以Stage 2要先走。

時間：2~4個月。目標：給Stage 2做的UART掛上UVM-lite風格的測試平台，把功能覆蓋率關到100%。

下一步：edu.vlsi.kr 44條職涯路徑地圖的Design Verification路線圖（64 skills）。

Stage 4. 合成——把RTL翻譯成閘

學什麼：Logic synthesis原理（technology mapping）、SDC時序約束（create_clock、set_input_delay、set_output_delay）、lint／CDC檢查、可合成與不可合成寫法的分界。開源用Yosys，業界標準是Design Compiler系列。

新手陷阱：「合不成的code，合成工具會幫我修好」的錯覺。不會修。合成工具不猜你的意圖。Stage 2寫了latch，Stage 4那個latch就原樣變成閘。所以學了合成之後，RTL寫法會徹底改變——這就是為什麼前面的階段要先學的實證。

時間：1~2個月。目標：用Yosys把Stage 2的設計合成到Sky130 cell，並讀得懂時序報告。

下一步：edu.vlsi.kr 44條職涯路徑地圖的Synthesis / Constraints / Front-End Implementation路線圖（64 skills）。

Stage 5. 實體設計——把閘放到矽上

學什麼：Floorplan、電源傳輸網路（PDN）、placement、時脈樹合成（CTS）、routing、壅塞分析。開源用OpenROAD／OpenLane——如前所述，用於600次以上實際投片的流程。業界用ICC2／Innovus。

新手陷阱：把PD學成「按流程按鈕」。真正的PD功力在floorplan和壅塞判斷。壅塞爆掉時，不是「工具會搞定吧」，而是分辨得出是RTL結構問題、floorplan問題還是placement density問題的眼力。有Stage 2~4的底子才長得出這隻眼睛。看不懂RTL結構的PD工程師，在壅塞面前束手無策。

時間：2~4個月。目標：用OpenLane把小區塊（例如Stage 2的arbiter）推到GDSII。

下一步：edu.vlsi.kr 44條職涯路徑地圖的RTL-to-GDS / Physical Implementation路線圖（97 skills）。

Stage 6. STA／簽核——證明時間是對的

學什麼：Setup／hold時序、OCV／AOCV／POCV變異模型、串擾延遲／雜訊、多角落多模式（MCMM）分析、ECO（engineering change order）。開源用OpenSTA，業界標準是PrimeTime——我每天在做的工具。

新手陷阱：執著於一個數字（WNS = 0）。約束（SDC）錯了，「clean」的報告就是謊言。亂撒假路徑讓時序看起來收斂，是面試官最討厭、實務上會殺死晶片的模式。STA不是讀報告，而是判斷「這份報告值不值得信」。那個判斷力來自Stage 2（懂RTL結構）與Stage 4（懂約束）。

時間：2~3個月。目標：用OpenSTA分析Stage 5產物的時序，分得清真違規和假違規。

下一步：edu.vlsi.kr 44條職涯路徑地圖的STA / Timing Signoff路線圖（88 skills）。

Stage 7. 投片——送去工廠

學什麼：DRC／LVS、天線規則、金屬填充、ECO凍結流程、GDSII交接與光罩資料準備。用Magic／KLayout親手跑DRC／LVS是開源路線。

新手陷阱：「GDSII出來就結束了」的想法。真正的結束是post-silicon bring-up時晶片活著跑起來的那一刻。投片不是終點，是前6個階段的判斷總和對不對、由矽片來打分數的考試。

時間：1~2個月（學習基準）。目標：把Stage 5~6的區塊帶到DRC／LVS clean。

edu.vlsi.kr連動路線圖：下一步在這裡

這篇文章是路線圖的地圖，真正的登山在VLSI Korea Education繼續。每個階段都有對應的職涯路線圖。

• VLSI Korea Education首頁——RTL2GDS學習平台的起點，連向路線圖、學習、面試、實作區。
• 44條半導體職涯路徑總地圖——跟本文7階段一一對應的路線圖集合。照RTL Design（64 skills）→ Design Verification（64 skills）→ Synthesis / Constraints / Front-End Implementation（64 skills）→ RTL-to-GDS / Physical Implementation（97 skills）→ STA / Timing Signoff（88 skills）順序走即可。每條路線圖都連向階段性技能與驗證過的學習資源。
• 半導體教育活動行事曆——線下研討會、工作坊時程。一個人卡關的地方，線下問人最快。

老實說一件事：目前edu.vlsi.kr有各職涯路徑的路線圖，但照本文7階段順序走的「RTL優先實作軌」單一教學頁面還沒有。等各階段hands-on lab（Yosys合成實作、OpenLane PD實作、OpenSTA時序分析實作）照投片順序綁成一頁，本文的funnel就完整了。在那之前，照上面44條路徑地圖的5條路線圖順序走是最好的選擇。

Chase's Take

我是做後端工具的人。PrimeTime、PrimeShield、PrimePower——晶片設計流程最末端、簽核階段的工具，每天都在摸。但我對後輩講得最用力的一句話是「從前面學」。聽起來矛盾嗎？不矛盾。在後端待得越久，越刻骨銘心地知道前端有多重要。

在SiFive Korea，我親自擁有Samsung 5~14nm從RTL到GDSII的完整流程。Rebellions ATOM、FuriosaAI WARBOY、RHEA——走過5次以上投片，我只悟到一件事：不管卡在哪個階段，答案永遠在前一個階段。時序收不起來，就得拆RTL結構；壅塞爆掉，很多時候問題不在floorplan而在微架構。不懂前面的後端工程師，只能追著症狀跑。

「整體都要摸過。」這是我的信條。不是叫你別當專家，深度以後再挖。但最初的1~2年，先把7個階段走一輪。那一輪會成為你一輩子的羅盤。不管在哪裡都看得見整顆晶片的工程師——那就是市場上最貴的工程師。

FAQ

Q1. 不懂RTL也能從驗證或STA開始嗎？

可以，補習班也這樣教。但有代價。讀不懂RTL的驗證工程師，bug報告寫了也抓不到原因；STA工程師在違規面前只會重複「去問RTL團隊」。開始得了，但最後還是得繞回前面的階段。一開始就照順序走，才是捷徑。

Q2. 只用開源工具能實作完整7個階段嗎？

可以。Icarus Verilog／Verilator（模擬）→ Yosys（合成）→ OpenROAD／OpenLane（PD）→ OpenSTA（STA）→ Magic／KLayout（DRC／LVS）＋Sky130 PDK。OpenROAD經由Efabless MPW shuttle用於600次以上實際投片。跟業界工具（Design Compiler、ICC2／Innovus、PrimeTime）按鈕位置不同，但學的概念一樣。

Q3. 走完7個階段要多久？

自學基準12~18個月比較現實。各階段：digital logic 2~4週、RTL 2~3個月、驗證2~4個月、合成1~2個月、PD 2~4個月、STA 2~3個月、投片1~2個月。每階段以「一個能跑的成果」為標準。想快而跳階段，之後會加倍奉還。

Q4. 類比或記憶體設計也照這個順序學嗎？

這個路線圖是數位前端→後端的基準。類比／記憶體／封裝是另外的軸。不過digital logic和RTL的直覺對類比工程師也有幫助，STA／簽核概念跟記憶體介面（DDR、HBM控制器）設計直接相連。軸不同，但「懂前面救後面」的原理一樣。

本文是學習指南，不是職涯建議。工具與流程持續在變，請以最新官方文件交叉確認。