في عصر البرمجة الحدسية لـ RTL: 5 بوابات تحقق يجب على المهندسين الالتزام بها

«هل يمكنني كتابة RTL باستخدام AI؟» و«هل يمكن الوثوق بـ testbench أنشأه LLM؟» أسمع هذين السؤالين كثيرا هذه الأيام من مهندسي التصميم والتحقق ومن يستعدون للتوظيف. ومن دون الاستشهاد بشخص أو مشروع بعينه، أعمم التساؤلات المتكررة من دون ربطها بأصحابها وأجيب عنها من منظور ممارس في القطاع.

الإجابة المختصرة: يمكن إنشاء مسودة RTL باستخدام AI. لكن يجب أن يعتمدها الإنسان عند كل واحدة من بوابات التحقق الخمس: المواصفات → lint → simulation·coverage → formal·CDC → synthesis·STA·PPA.

تجاوز AI بالفعل مرحلة المساعدة في كتابة بضعة أسطر من Verilog. وتوضح Cadence أن ChipStack AI Super Agent يربط توليد RTL وتوليد testbench وتنسيق regression وdebug عبر وكلاء متخصصين. وفي أبريل 2026، أعلنت أنها رصدت تحسنا في الإنتاجية يصل إلى 10 أضعاف ضمن أعمال أولية لدى العملاء. هذا الرقم إعلان من المورّد وليس benchmark مستقلا، ولذلك لا ينبغي تعميمه كما هو. لكن الاتجاه واضح: تنتقل واجهات EDA من الاعتماد على GUI وTcl إلى «وكلاء يتلقون هدفا وتُعاد إليهم نتائج الأدوات».

تناولنا الاتجاه العام بشأن المرحلة التي سيبدأ منها AI EDA تغيير الصناعة في مكدس إنتاجية AI EDA: التحقق والإغلاق يتغيران قبل RTL. ويركز هذا المقال على بوابات الاعتماد القابلة للتطبيق في المشاريع الفعلية وملفات الأعمال.

تظهر المشكلة عند تطبيق معيار البرمجة الحدسية في البرمجيات، أي «يكفي أن ينجح compile ويعمل demo»، على RTL. فـ RTL ليس كودا ينتهي العمل عليه بمجرد صحة الوظيفة. إنه مواصفات تنفيذية يجب أن تستوفي في آن واحد متطلبات clock وreset وprotocol وCDC وpower intent وقابلية synthesis وPPA وsignoff constraint.

البوابة 1: هل حوّلت اللغة الطبيعية إلى مواصفات قابلة للتنفيذ؟

عبارة «أنشئ AXI slave» ليست مواصفات. يجب حسم ما يلي على الأقل.

• الـ protocol والـ subset المطلوب دعمهما
• عرض data/address
• عدد outstanding transactions
• أهداف latency وthroughput
• نوع reset وpolarity
• معالجة invalid access
• شروط backpressure
• clock domain وpower domain

لا تترك AI يملأ الفراغات اعتباطا. بل يجب إلزامه بإرجاع العناصر غير المحسومة في صورة أسئلة. وحتى في الأبحاث الحديثة حول LLM RTL، نشأ جزء كبير من الأخطاء ليس فقط من قدرة النموذج على الاستدلال، بل أيضا من الأوصاف الملتبسة وسوء فهم مفاهيم الدوائر.

شرط الاجتياز: توثيق قائمة المتطلبات وجدول I/O وانتقالات الحالات وtiming example وسلوك الخطأ، مع منح كل منها معرّف تتبع.

البوابة 2: هل فحصت جودة RTL، لا صحة الصياغة فقط؟

نجاح compile هو أدنى عتبة. يجب إجراء فحص ساكن لاحتمالات latch inference وwidth truncation وsignedness وincomplete assignment وcombinational loop وإغفال reset وعدم التطابق بين simulation وsynthesis.

حتى إذا قرأ وكيل AI نتائج lint وأجرى إصلاحات تلقائية، يجب ألا يُسمح له بكبت التحذيرات عشوائيا. ويحتاج كل waiver إلى سبب ومسؤول ونطاق تطبيق وشرط انتهاء.

شرط الاجتياز: نجاح compile/elaboration، واستيفاء معايير lint severity، وتوثيق مبررات جميع waivers.

البوابة 3: هل توجد self-checking simulation وcoverage؟

إذا أنشأ AI كلا من RTL وtestbench، فقد ينسخ سوء الفهم نفسه إلى الملفين. ويجب التعبير عن reference model وassertion وtestbench بصورة مستقلة قدر الإمكان.

يجب أن تتضمن مجموعة الاختبارات الدنيا ما يلي.

• reset وreset release
• single transaction عادية وtransactions متتالية
• backpressure وأقصى تأخير
• القيم الحدية وillegal input
• التركيبات الممكنة لـ protocol ordering
• long random regression

وهذا أيضا سبب تقييم أبحاث عائلة VerilogEval لـ LLM RTL باستخدام testbench، ورفع الأبحاث الحديثة الأداء بإضافة simulation-error localization-correction loop. فحلقة التغذية الراجعة القائمة على الأدوات أهم من التوليد بطريقة one-shot.

شرط الاجتياز: ربط test أو assertion بكل معرّف متطلب، وإمكانية إعادة إنتاج regression، وشرح بنود functional coverage التي لم تتحقق.

البوابة 4: هل اجتاز formal وCDC وequivalence بصورة مستقلة؟

لا ترى simulation إلا المسارات التي نُفذت. وتكون formal property قوية في الكتل التي تهم فيها مساحة الحالات، مثل control logic وarbitration وprotocol safety property. وعند وجود عدة clocks أو asynchronous reset، يجب أن يكون تحليل CDC/RDC بوابة مستقلة.

إذا حسّن AI كود RTL قائما أو أنشأ ECO، تصبح equivalence مهمة بوجه خاص. تصف Cadence أدوات equivalence من عائلة Conformal بأنها مدقق مستقل يتحقق من أن النتيجة التي أنشأتها أداة التنفيذ مطابقة منطقيا. والكلمة المهمة هنا ليست AI بل الاستقلال. يجب ألا يُربط المولّد والمقيّم بالاستدلال نفسه.

شرط الاجتياز: الاحتفاظ بنتيجة assertion proof أو bound صريح، وقرار بشأن كل CDC/RDC violation، ونتيجة equivalence قبل التغيير وبعده.

البوابة 5: هل يستوفي شروط synthesis وSTA وPPA والشروط الفيزيائية؟

قد يفشل RTL الصحيح وظيفيا بعد synthesis. ومن الأمثلة الشائعة long combinational path وpriority chain مفرطة وclock gating خاطئ وfanout كبير وفشل memory inference.

لا تقدّم إلى AI هدف PPA في صورة رقم واحد. فقد يقلص area على حساب timing أو testability. وبعد تثبيت constraint وlibrary وcorner وtool version، يجب مقارنة ما يلي معا.

• worst/total negative slack
• area وcell count
• تقدير dynamic/leakage power
• congestion وphysical feasibility
• تأثير قواعد DFT وlow-power

شرط الاجتياز: استيفاء النطاق المتفق عليه لـ timing وarea وpower وphysical feasibility، مع الحفاظ على functional equivalence مع RTL المرجعي.

ما يمكن إسناده إلى AI وما يجب أن يعتمده الإنسان

مهارات المهندس التي ترتفع قيمتها في عصر AI

قد تتراجع حصة كتابة الكود يدويا. وفي المقابل، ترتفع قيمة أربع مهارات.

1. القدرة على تحويل المتطلبات الملتبسة إلى عقد قابل للتنفيذ
2. القدرة على العثور على السبب الحقيقي في سجلات الأدوات وwaveform
3. القدرة على تصميم استقلال المولّد وأداة التحقق
4. القدرة على شرح trade-off بين الوظيفة والأداء والطاقة والتنفيذ الفيزيائي

أسئلة شائعة

س. هل يمكنني إدراج RTL أنشأته باستخدام ChatGPT أو Claude في ملف أعمالي؟

نعم. لكن اعرض أدلة التحقق بدلا من التركيز على prompt. يجب أن يشمل ذلك المواصفات وtest plan وassertion وcoverage ونتائج synthesis وسجلا يوضح اكتشاف الأخطاء التي أنشأها AI وإصلاحها.

س. إذا أنشأ AI حتى testbench، ألا يعني ذلك اكتمال التحقق؟

لا. فقد يشترك RTL وtestbench في التفسير الخاطئ نفسه. ويلزم oracle مختلف، مثل reference model مستقل وprotocol assertion وformal وVIP تجاري.

س. هل ستنخفض وظائف مهندسي RTL إذن؟

قد تتراجع حصة البرمجة المتكررة وتصنيف السجلات. في المقابل، تزداد أهمية من يتحملون مسؤولية spec وarchitecture وverification closure وphysical trade-off. والأرجح أن ينتقل مركز المسؤولية بدلا من أن يختفي الدور.

س. هل يجوز إدخال كود الشركة إلى خدمة AI خارجية؟

لا تفعل ذلك من دون سياسة الشركة وموافقة أمنية. فقد تتضمن RTL وconstraint وlog وwaveform بنية المنتج ونقاط ضعفه. يجب أولا توفير بيئة enterprise معتمدة وحدود واضحة للبيانات.

الخلاصة

سؤال «هل يمكن الوثوق بـ RTL الذي أنشأه AI؟» ليس دقيقا. والسؤال الأفضل هو:

بغض النظر عمن أنشأه، هل أُلزم باجتياز بوابات التحقق الخمس نفسها؟

تنتج البرمجة الحدسية مسودة بسرعة. أما صنع السيليكون فلا يزال يتطلب أدلة قابلة للتحقق.

المصادر العامة

• Cadence ChipStack AI Super Agent
• إعلان Cadence–NVIDIA حول agentic AI
• Cadence Conformal AI Studio
• بحث OpenLLM-RTL
• Understanding and Mitigating Errors of LLM-Generated RTL Code
• مستودع NVIDIA VerilogEval

مبدأ التحرير: كُتب هذا المقال عبر تعميم مخاوف مجهولة الهوية سمعتها مرارا ممن حولي. ولم تُستخدم أي معلومات غير عامة يمكن أن تكشف شخصا أو مشروعا بعينه، كما جرى تمييز أرقام أداء المورّد على أنها ادعاءات صادرة عنه.