Micron abandona una apuesta de 20 años y apuesta por lo 3D: hoja de ruta de DRAM, vHBM y NAND de 400 capas

Micron abandona la arquitectura de celda 4F-square, probada durante unas dos décadas, y redirige el capital futuro hacia la DRAM 3D, la unión de obleas y la NAND de más de 400 capas — todo lo que sigue son declaraciones de hoja de ruta de Micron recogidas el 22 de octubre de 2026, no productos ya comercializados.

Resumen en 30 segundos

• Micron pone fin a su arquitectura de celda 4F-square tras unas dos décadas de pruebas y traslada el capital futuro a la DRAM 3D (declaraciones de hoja de ruta de Micron, recogidas el 22 de octubre de 2026).
• La hoja de ruta de DRAM va de 1-delta, un nodo de clase 10 nm de séptima generación en producción con rendimiento (yield), con un 25% más de densidad, a 1-epsilon, que introduce la unión de obleas (wafer bonding), después zeta angstrom, el primer nodo por debajo de 10 nm, en desarrollo temprano y con litografía EUV de alta apertura numérica (High-NA EUV), y eta angstrom, que le sigue con materiales experimentales.
• Para HBM, Micron presentó vHBM, una arquitectura HBM vertical. HBM4 no necesitó un CMOS más avanzado para cumplir los objetivos de consumo y rendimiento de Micron, pero HBM4E sí lo necesitará.
• La NAND G11 debería iniciar su rampa en la segunda mitad de 2027, con más de 400 capas, unión wafer-on-wafer, más del doble de densidad de bits que G9, 1,5 veces la velocidad de E/S y menor energía por transferencia. La NAND de clase IA se divide en diseños SLC de bloque pequeño y alto IOPS, y en NAND de alto ancho de banda que apila NAND con TSV y sitúa los dies lógicos cerca del cómputo.

Background

Durante décadas, la reducción de escala en memoria descansó sobre una premisa simple: hacer más pequeña la estructura planar. Colocar las celdas más juntas, imprimirlas con más precisión, y la misma oblea rinde más bits. La celda 4F-square que Micron probó durante unos 20 años pertenecía a esa tradición planar. Era un intento de acercar el área de la celda a un límite teórico, pero tras años de pruebas nunca se convirtió en la vía de producción.

En las declaraciones de hoja de ruta recogidas el 22 de octubre de 2026, Micron cambió esa premisa. En lugar de extraer más de un diseño plano, la empresa redirige el capital a apilar estructuras hacia arriba, unir obleas entre sí y reorganizar la lógica en tres dimensiones. El giro no se limita a la DRAM. La misma hoja de ruta cubre un giro vertical para HBM, RDIMM de servidor más grandes, NAND por encima de 400 capas y diseños de NAND pensados específicamente para sistemas de IA. Es menos una decisión de proceso aislada que un reinicio estructural de todo el portafolio de memoria.

Una condición recorre todo el artículo. Todo lo aquí recogido es una declaración de hoja de ruta. Algunos elementos, como 1-delta, ya están en producción con rendimiento. Otros están mucho antes: zeta angstrom está en desarrollo temprano, eta angstrom viene después, y la rampa de G11 está prevista para la segunda mitad de 2027. Una hoja de ruta aporta información real sobre dirección y secuencia, declarada por la propia empresa. No garantiza producción, envíos ni ingresos, y debe leerse manteniendo esa distancia.

Business Deep Dive

La hoja de ruta de nodos DRAM: de lo planar a lo 3D

La hoja de ruta parte de la producción, no de un concepto. 1-delta, el nodo de clase 10 nm de séptima generación, está en producción con rendimiento y ofrece un 25% más de densidad. Ese ancla importa: la secuencia que Micron describió empieza con un nodo que ya produce, y no con un objetivo de investigación lejano.

El paso siguiente, 1-epsilon, introduce la unión de obleas. Unir dos obleas ha sido una técnica habitual en sensores de imagen, en NAND y en el encapsulado avanzado. El cambio es incluirla de forma explícita en la hoja de ruta principal de DRAM. Después llega zeta angstrom, el primer nodo de Micron por debajo de 10 nm, ahora en desarrollo temprano y construido en torno a la High-NA EUV. Eta angstrom sigue a zeta y aplica materiales experimentales. El propio paso a nombres en angstrom señala cómo la empresa concibe la era posterior a las etiquetas de clase 10 nm.

Junto a los nombres de nodo hay un cambio estructural. La lógica CMOS de la DRAM se traslada a disposiciones 3D. La idea no es solo apilar celdas. Si la lógica que acciona las celdas también se reorganiza en tres dimensiones, los diseñadores pueden repensar a la vez la longitud de las interconexiones, el área y las rutas de energía. Puesto al lado del fin de 4F-square, el cuadro es coherente: el centro de gravedad se aleja de reducir una celda planar y se acerca a la unión y a la lógica 3D.

HBM: vHBM y la condición CMOS para HBM4E

El término clave para HBM es vHBM, una arquitectura HBM vertical. HBM ya apila dies de DRAM en vertical con TSV. Lo que Micron colocó en la hoja de ruta es un paso más en esa dirección vertical. Las declaraciones no aportaron un método de apilado ni cifras para vHBM, de modo que la conclusión defendible es solo de dirección: la siguiente fase de la competencia en HBM se está convirtiendo en una competencia de estructura, y no solo de cifras de ancho de banda.

Los comentarios sobre CMOS se dividen por generación. HBM4 no necesitó un CMOS más avanzado para cumplir los objetivos de consumo y rendimiento de Micron, pero HBM4E sí lo necesitará. Esa única frase importa porque la propia empresa reconoce que el cuello de botella se desplaza más allá de la celda DRAM, hacia el CMOS lógico, incluido el die base. También explica por qué la DRAM 3D y las disposiciones 3D de la lógica CMOS de DRAM aparecen en la misma hoja de ruta. Desde la generación HBM4E, la competitividad de un fabricante de memoria se juzgará por la suma de reducción de celda, diseño lógico y habilidad de unión, y no solo por la reducción de celda.

Memoria de servidor y móvil: LPDDR6, DDR6 y un RDIMM de 1 TB

La hoja de ruta incluyó cifras por producto. Se declara que LPDDR6 ofrece un consumo un 35% mejor que LPDDR5, y DDR6 apunta al doble de ancho de banda que DDR5. En el lado del servidor, Micron muestreó recientemente un RDIMM DDR5 de 512 GB y prevé después un RDIMM de 1 TB. A medida que los servidores de IA exigen más capacidad y ancho de banda de memoria por sistema, duplicar la capacidad del RDIMM cambia el total de memoria que un diseñador puede instalar a nivel de rack. Aquí vale la misma disciplina que en el resto de la hoja de ruta: son objetivos y planes. Muestrear no es producir en masa, y un plan no es un envío.

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NAND G11: un plan de rampa más allá de 400 capas

Para NAND, la pieza central es G11. La rampa está prevista para la segunda mitad de 2027, con más de 400 capas y unión wafer-on-wafer. Los objetivos de rendimiento son más del doble de densidad de bits que G9, 1,5 veces la velocidad de E/S y menor energía por transferencia. La competencia en número de capas en NAND ha sido durante mucho tiempo una competencia de altura de apilado. Las declaraciones sobre G11 difieren en un punto: vinculan de forma explícita la duplicación de la densidad de bits a la unión wafer-on-wafer. Si la oblea de celdas y la oblea de circuitos periféricos se fabrican por separado y después se unen, cada oblea puede optimizarse para su propio proceso, en lugar de forzar ambas a un único flujo de compromiso.

NAND de clase IA: un nivel de velocidad y un nivel de ancho de banda

Lo que los centros de datos de IA piden a la NAND también está cambiando. Micron presentó la NAND de clase IA en dos ramas. La primera es un diseño SLC de bloque pequeño y alto IOPS. Prioriza las operaciones de entrada y salida por segundo y la capacidad de respuesta frente a la capacidad bruta, lo que encaja con la caché, los metadatos y otras capas de acceso frecuente. La segunda es la NAND de alto ancho de banda: dies de NAND apilados con TSV, con dies lógicos situados cerca del cómputo. Ese diseño replantea la NAND, que deja de ser almacenamiento masivo y barato para convertirse en otro nivel de memoria junto al procesador. Ambas ramas son direcciones de diseño en fase de hoja de ruta, no productos. Como señales, sin embargo, son claras: en la infraestructura de IA, la frontera entre almacenamiento y memoria se está difuminando.

Chase's Take

La decisión más pesada de esta hoja de ruta no es un lanzamiento. Es una cancelación. Cerrar una línea de investigación de unos 20 años es un juicio técnico y, al mismo tiempo, una decisión de asignación de capital. Las organizaciones de investigación son estructuralmente lentas para cerrar sus propias líneas longevas. El dinero ya gastado es mucho, la imagen de la recompensa es nítida, y ambos hechos empujan a dar un año más. Micron dijo en público que reconocería ese coste hundido y movería un capital finito hacia la unión y las estructuras 3D. En términos de gestión, la cancelación contiene más información que cualquier tecnología nueva de la lista, porque responde a dónde pretende la empresa construir su estructura de costes para la próxima década.

La propia estructura de costes se está moviendo. A medida que la unión y lo 3D ocupan el centro, la competencia se amplía desde la velocidad de la reducción litográfica hacia el rendimiento de la unión, la alineación del apilado y la integración lógica. Con ello cambia la composición de los pedidos de equipos. La importancia de la litografía más avanzada, incluida la High-NA EUV, en realidad aumenta en el paso zeta, mientras que al mismo tiempo las herramientas de unión, metrología e inspección entran en el flujo principal de la DRAM. Para los fabricantes de equipos, que un fabricante de memoria cambie su hoja de ruta es, por tanto, también un cambio en lo que se pide.

La otra cuestión de gestión es la amplitud. Micron empuja DRAM, HBM y NAND a la vez, y en cada área a nivel de cambio estructural. La amplitud permite a la empresa dirigirse a la infraestructura de IA como un todo, pero dispersa el capital y el foco organizativo. Un foco estrecho eleva las opciones de profundidad en un área y elimina el colchón si el mercado se mueve en otra dirección. Esta hoja de ruta elige amplitud con cambio estructural dentro de cada área. Que esa elección funcione no lo decidirá el anuncio. Lo decidirá el rendimiento de la unión en 1-epsilon, cómo consiga Micron el CMOS avanzado que HBM4E necesita, y si la rampa de G11 llega de verdad en la segunda mitad de 2027.

Para los rivales coreanos, el punto a vigilar es el cambio en la gramática de la competencia. A medida que la contienda se amplía desde la reducción de celda hacia la unión y la integración 3D, una parte mayor del resultado queda fuera de la ventaja de reducción que los fabricantes coreanos de memoria han construido. Leído al revés, quien fije primero el rendimiento de la unión y la integración lógica se llevará a la vez el coste y el rendimiento de la siguiente generación. La cancelación de Micron no debe leerse solo como la decisión de una empresa estadounidense. Es una señal de que los criterios con los que se juzga a toda la industria de la memoria se están moviendo.

Implications

• Vigile el precedente de asignación de capital. Cerrar una línea de investigación de 20 años plantea la misma pregunta a todo fabricante de memoria: ¿qué cuesta más, mantener viva una vía envejecida o cerrarla? Las futuras hojas de ruta revelarán la respuesta de cada empresa.
• Cambia la composición de los pedidos de equipos. Con la unión de obleas entrando en la hoja de ruta de DRAM y la wafer-on-wafer asumida para la NAND G11, la cuota de memoria en los pedidos de unión, metrología e inspección crece de forma estructural. La demanda de High-NA EUV está ligada al paso zeta.
• La competencia en HBM se amplía a la competencia en lógica. La declaración de que HBM4E necesitará un CMOS más avanzado significa que la capacidad de die base y de diseño lógico se convierte en una variable mayor con cada generación de HBM. Propuestas como vHBM se sitúan en el mismo contexto.
• Separe la hoja de ruta del envío. 1-delta está en producción con rendimiento, zeta está en desarrollo temprano y la rampa de G11 es un plan para la segunda mitad de 2027. Las decisiones de inversión y de compra deberían leer cada elemento en su propia etapa, y de esta hoja de ruta por sí sola no debería inferirse ningún volumen de suministro en una fecha futura.
• El almacenamiento de IA gana otro nivel. Si se materializan los diseños SLC de alto IOPS y la NAND de alto ancho de banda cerca del cómputo, la jerarquía de memoria y almacenamiento de un servidor de IA se divide con más detalle que los tres niveles conocidos de HBM, DRAM y NAND. Los criterios de diseño de sistemas y de optimización de software cambian con ello.

FAQ

Q1. ¿Qué es la arquitectura 4F-square que abandona Micron y qué la sustituye? 4F-square es una arquitectura de celda DRAM planar que Micron probó durante unas dos décadas. En las declaraciones de hoja de ruta recogidas el 22 de octubre de 2026, Micron dijo que cierra esa vía y traslada el capital futuro a la DRAM 3D. Los ejes de sustitución son la unión de obleas, introducida en 1-epsilon, las disposiciones 3D de la lógica CMOS de DRAM y la arquitectura vertical vHBM.

Q2. ¿Cómo va la hoja de ruta de nodos DRAM de 1-delta a eta angstrom? 1-delta es un nodo de clase 10 nm de séptima generación en producción con rendimiento, con una densidad un 25% mayor. 1-epsilon introduce la unión de obleas. Zeta angstrom es el primer nodo por debajo de 10 nm, en desarrollo temprano, y usa High-NA EUV. Eta angstrom sigue a zeta y aplica materiales experimentales. Los pasos posteriores están antes en su desarrollo, y ninguna de estas declaraciones es un calendario de envíos confirmado.

Q3. ¿Qué es vHBM y en qué difieren los requisitos CMOS de HBM4 y HBM4E? vHBM es una arquitectura HBM vertical, presentada como un paso más en la estructura vertical de HBM. Sobre CMOS, Micron dijo que HBM4 no necesitó un CMOS más avanzado para cumplir sus objetivos de consumo y rendimiento, pero HBM4E sí lo necesitará. Aquí no se afirman cifras de rendimiento por generación más allá de esa declaración.

Q4. ¿Cuáles son los planes para la NAND G11 y la NAND de clase IA? G11 debería iniciar su rampa en la segunda mitad de 2027, con más de 400 capas y unión wafer-on-wafer, con el objetivo de más del doble de densidad de bits que G9, 1,5 veces la velocidad de E/S y menor energía por transferencia. La NAND de clase IA se presentó en dos ramas: diseños SLC de bloque pequeño y alto IOPS, y NAND de alto ancho de banda con dies de NAND apilados con TSV y dies lógicos situados cerca del cómputo. Todo ello son declaraciones de hoja de ruta, no productos comercializados.

Fuentes

• Micron Technology, declaraciones de hoja de ruta recogidas el 22 de octubre de 2026 — fin de 4F-square y giro hacia la DRAM 3D; los nodos 1-delta, 1-epsilon, zeta angstrom y eta angstrom; vHBM; el requisito CMOS de HBM4E; planes de LPDDR6, DDR6 y RDIMM; la NAND G11 y las direcciones de la NAND de clase IA

Este artículo tiene fines informativos únicamente y no recomienda comprar ni vender ningún valor. Los elementos de hoja de ruta descritos son declaraciones de la empresa tal como fueron recogidas, no calendarios confirmados de producción en masa ni de envíos.

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