¿Qué es CFET (Complementary FET)? El transistor posterior a GAA, clave para la era de 1 nm

Por qué CFET ahora

En 2026, la producción en masa de los nodos avanzados de fundición está protagonizada por los nanosheets GAA (Gate-All-Around) de clase 2 nm. TSMC N2 ha entrado en plena fase de ramp-up y Samsung Foundry SF2 compite en la misma generación. Sin embargo, hay un indicador que empieza a mostrar sus límites antes que la propia arquitectura del transistor: la altura de la celda estándar (cell height).

Se partió de 6T (6-track) en la era FinFET y se llegó a 5T con la adopción de GAA, pero para bajar a 4T o menos es necesario romper la disposición planar que coloca NMOS y PMOS uno junto al otro. Ahí entra CFET (Complementary FET). En las hojas de ruta a largo plazo publicadas por imec, Intel y TSMC, CFET apunta en general al ámbito de A10 y 1 nm, con producción en masa entre 2029 y 2031. Desde alrededor de 2025 han aumentado rápidamente en IEDM y VLSI Symposium las presentaciones de resultados de estructuras de prueba CFET, y la percepción del sector es que ya comienzan a aparecer resultados a escala de bitcell SRAM, más allá de simples demostraciones de transistores. Es decir, CFET ya no es un «candidato para un futuro lejano», sino que ha pasado a ser un candidato de referencia para el nodo posterior al siguiente.

La esencia de CFET: apilar PMOS sobre NMOS

En pocas palabras, CFET es una arquitectura que apila verticalmente (stack) los transistores NMOS y PMOS, en lugar de disponerlos horizontalmente. En FinFET y GAA convencionales, los fins o sheets NMOS y PMOS se colocan uno al lado del otro dentro de una celda, y la separación entre ambos (N-P separation) determina en la práctica el límite inferior de la altura de la celda. CFET apila los dos transistores y traslada esa separación al eje z. Como resultado, reduce la huella de la celda y permite alturas de 4T o menos.

Hay dos grandes enfoques de implementación.

• monolithic CFET: los canales NMOS y PMOS se fabrican juntos en una única oblea mediante un solo crecimiento epitaxial, y las puertas y los contactos se forman en un flujo integrado. El flujo de proceso es relativamente sencillo, pero como NMOS y PMOS comparten el mismo thermal budget, es necesario procesar sin daños tanto el canal SiGe del PMOS como el canal Si del NMOS. La separación del dopaje entre las dos capas y el aislamiento de source/drain también son complejos.
• sequential CFET: primero se completa el PMOS inferior y después se transfiere mediante bonding una capa NMOS formada en otra oblea para apilarla encima. Permite optimizar por separado los transistores superior e inferior y ofrece mayor libertad en los materiales de canal, pero toda la activación y formación de puertas debe completarse con un thermal budget de baja temperatura, generalmente inferior a 500°C, para evitar dañar el transistor inferior durante la fabricación de la capa superior.

Ambos enfoques reutilizan las técnicas de formación de canales perfeccionadas con nanosheets GAA y forksheet, añadiendo otra capa encima. Por tanto, CFET no es un transistor completamente nuevo, sino más bien una vía evolutiva que añade un nivel en el eje z sobre GAA.

Por qué es difícil: el problema no es el canal, sino lo que lo rodea

En las diapositivas de presentación parece sencillo, pero la verdadera dificultad de CFET no está en el propio canal, sino en su entorno.

1) Contactos y enrutamiento MOL (Middle-of-Line). Hay que llevar fuera de la celda los source/drain y las puertas de los dos transistores apilados. Se necesita una vía para bajar los contactos del transistor superior o sacarlos lateralmente, y la resistencia de esta pila de contactos (R_contact) determina directamente el rendimiento de la celda. Además, como el uso conjunto con BSPDN (alimentación eléctrica por la cara posterior) es prácticamente la premisa básica, es necesario encajar en una sola celda los contactos de señal superiores, los contactos de alimentación inferiores y el isolation entre ambos transistores.

2) Calor (thermal). Al apilar transistores, la generación de calor por unidad de área también se acumula. La estrecha ruta de evacuación del calor generado en el transistor superior hacia la capa inferior eleva la temperatura del hotspot incluso a la misma frecuencia de reloj. Por mucho que mejoren las soluciones térmicas del paquete, como Cu pillar o refrigeración por inmersión, la densidad térmica a escala de celda debe abordarse de nuevo mediante thermal-aware placement y power gating en EDA.

3) EDA y bibliotecas de celdas estándar. CFET cambia la topología de los transistores, por lo que hay que rediseñar las propias celdas estándar. Cambian la posición de las capas PMOS y NMOS, el pin access y las reglas de enrutamiento M0/M1. También se necesitan nuevos modelos de extracción RC, modelos de dispositivo posteriores a BSIM y bibliotecas SPICE. Para que las herramientas PnR los incorporen, debe repetirse otro ciclo de colaboración entre Synopsys, Cadence y las fundiciones. Este es uno de los puntos donde los nodos suelen atascarse justo antes de la producción en masa.

4) Yield y pruebas. Apilar dos transistores en una celda significa que, si uno falla, muere toda la celda. Bajo la misma hipótesis de defect density, la estructura incrementa la pérdida de yield por celda, y también deben perfeccionarse nuevas metodologías DFT para diagnosticar (diagnostics) por separado las capas superior e inferior.

Quién está mejor posicionado: el hub imec y las tres grandes fundiciones

Actualmente, CFET no es una tecnología de producción en masa, sino que se encuentra en fase de R&D. Por tanto, «quién lo hace mejor» no se mide por la cuota de producción, sino por la concreción de las demostraciones y hojas de ruta publicadas.

• imec: es, de hecho, el hub de investigación de CFET. Impulsa activamente el concepto desde alrededor de 2018 y actualiza cada año en IEDM y VLSI Symposium sus demostraciones monolithic y sequential. Sus miembros Intel, TSMC, Samsung y SK hynix comparten los resultados de imec.
• Intel: después de aplicar primero RibbonFET, su denominación propia para GAA, en 18A, ha declarado públicamente que estudia CFET para los nodos posteriores. Ha presentado resultados de estructuras CFET de sus propios chips de R&D en eventos como IEDM.
• TSMC: al publicar sus hojas de ruta A14 y A10, menciona CFET como candidato a transistor para ese horizonte. Según análisis basados en informaciones publicadas, son numerosos los que señalan que prioriza el estudio del flujo monolithic frente al sequential.
• Samsung Foundry: como primera empresa en producir GAA en masa, también investiga activamente CFET como siguiente etapa. Continúan las publicaciones de resultados mediante presentaciones conjuntas con imec y a través de su propio SAIT (Samsung Advanced Institute of Technology).

En el ámbito de los equipos, ASML (High-NA EUV), Applied Materials y Lam Research (epitaxia y grabado), Tokyo Electron (coater y developer), además de EV Group y SUSS, proveedores de equipos de bonding, ocupan posiciones clave en el escenario sequential CFET. La afinidad de CFET con las fortalezas de cada bloque también depende de qué ecosistema de equipos madure antes.

Perspectiva de Corea: una carta imprescindible para Samsung Foundry y un impacto indirecto en SK hynix

Desde la perspectiva coreana, CFET tiene dos implicaciones distintas.

Para Samsung Foundry, CFET es una tecnología que debe dominar. Incluso si logra reducir en cierta medida la distancia con TSMC en GAA de 2 nm, perder el momento de adopción de CFET y la curva de yield en el ámbito de 1 nm volvería a relegarla una generación. La capacidad interna de R&D de dispositivos de SAIT y la velocidad de colaboración con sus socios EDA, Synopsys y Cadence, determinarán cuándo estarán listas las bibliotecas de celdas. La elección entre monolithic y sequential también puede depender de las fortalezas de su ecosistema propio de equipos y materiales, por lo que se acerca más a una decisión de política industrial que a una simple decisión sobre dispositivos.

SK hynix no fabrica directamente transistores lógicos, pero la consolidación de la externalización a fundiciones, especialmente TSMC, de los base dies posteriores a HBM4 y HBM4E hace que la disponibilidad de nodos CFET esté directamente relacionada con la complejidad de los controladores del base die. Incluso las empresas de memoria deben vigilar ya la evolución de los nodos de transistores lógicos.

Desde la perspectiva del ecosistema coreano de equipos y materiales, habrá que observar hasta dónde consiguen avanzar las empresas nacionales en áreas donde CFET impone requisitos más exigentes, como la epitaxia de canal, el bonding a baja temperatura, los metales de contacto y los blanks para máscaras EUV. Francamente, los equipos esenciales de este ámbito siguen dominados por el trío formado por Estados Unidos, Japón y Países Bajos, mientras Corea parece intentar hacerse un hueco en procesos auxiliares.

Puntos de observación para los próximos 6 a 12 meses

A largo plazo, CFET es una tecnología con la vista puesta alrededor de 2030, pero durante los próximos 6 a 12 meses pueden aparecer señales relevantes.

• Presentaciones de IEDM 2026 / VLSI Symposium 2026: hasta dónde consiguen llevar imec y las principales fundiciones los resultados de bitcells SRAM monolithic CFET y osciladores en anillo sequential CFET.
• Presentación completa de TSMC A14: aunque es muy probable que A14 adopte la segunda generación de GAA, habrá que ver si se menciona explícitamente CFET para el posterior A10.
• Concreción de la hoja de ruta CFET de Intel: si, tras estabilizar la producción en masa de 18A, CFET se convierte en un nodo de producto real en la siguiente generación, posterior a 14A.
• Anuncios de soporte de herramientas EDA: cuándo Synopsys y Cadence ofrecerán soporte oficial para celdas estándar CFET y flujos PnR. Dado el patrón de que estos anuncios aparecen entre 1,5 y 2 años antes de la producción en masa, permitirán estimar el calendario.
• Entrada de High-NA EUV en producción en masa: la reducción de la cell height con CFET exige pitches menores, lo que aumenta directamente la dependencia de High-NA EUV.

FAQ: dudas frecuentes

P. ¿Cuál es la diferencia entre CFET y GAA? GAA se limita al cambio estructural por el que la puerta rodea el canal por todos sus lados, mientras NMOS y PMOS siguen colocados uno junto al otro. CFET añade una etapa que apila esos dos transistores verticalmente para reducir la propia altura de la celda.

P. ¿CFET debe combinarse con BSPDN? Prácticamente sí. Si las líneas de alimentación se mantienen sobre la celda mientras se extraen los contactos del transistor superior, el enrutamiento resulta casi irresoluble. Solo después de trasladar la red de alimentación a la cara posterior mediante BSPDN puede cerrarse razonablemente el enrutamiento de CFET.

P. ¿Cuál ganará, monolithic o sequential? monolithic tiene ventaja en simplicidad de proceso, mientras sequential ofrece mayor libertad en los materiales de canal. A juzgar por los resultados publicados hasta ahora, ninguno domina claramente. Es probable que cada empresa elija de forma distinta según sus fortalezas en equipos y materiales.

P. ¿Cuándo llegará la producción en masa? Según las hojas de ruta públicas, en general entre 2029 y 2031. Sin embargo, si falla cualquiera de los ejes de EDA, yield o contactos, el patrón habitual en este ámbito es un retraso de una generación, aproximadamente 2 años.