우주 데이터센터 반도체 ① 방사선이 칩을 죽인다 — TID/SEE와 rad-hard 설계의 기본기

30초 요약. 방사선이 궤도 위 칩을 죽이는 방식은 두 가지이며 서로 완전히 다르다. TID(Total Ionizing Dose, 총이온화선량)는 느린 독이다. 수개월에서 수년에 걸쳐 트랜지스터 산화막에 전하가 쌓이면서 문턱 전압이 이동하고 누설 전류가 늘어, 칩이 서서히 규격을 벗어난다. SEE(Single-Event Effects, 단일 사건 효과)는 즉각적인 타격이다. 무거운 이온이나 양성자 하나가 피코초 단위로 전하를 쏟아부어 비트를 뒤집고, 프로세서를 멈추게 하고, 전원 레일을 래치업시키거나, 소자 자체를 태워버린다. 경고는 없다. 2026년 10월 23일 기준으로 신뢰할 수 있는 모든 우주 데이터센터(ODC) 설계는 결국 같은 구조로 수렴한다. 궤도를 고르고, 선량을 rad(Si) 단위로 예산화하고, RHBD(rad-hard 설계)로 실리콘을 굳히고, 그래도 뚫고 들어오는 오류는 ECC와 중복으로 정정하고, 전체를 시험으로 자격 검증한다. 이 글은 ODC 반도체 연재 1회이며, 허브인 우주 데이터센터(ODC) 기술보고를 잇는 첫 번째 딥다이브다.

지상용 GPU를 아무것도 바꾸지 않은 채 위성에 실으면, 미션 리스크가 되는 것은 발사가 아니라 링크 버짓도 아니라 트랜지스터 그 자체다. 지구는 대기와 자기권으로 데이터센터를 보호한다. 궤도는 둘 다 제거한다. 남는 것은 갇힌 양성자와 전자의 연속적인 흐름, 태양 입자 분출, 그리고 우주선(cosmic ray)이다. 은하 우주선에 속한 무거운 이온은 우주선 벽과 칩 패키지를 마치 없는 것처럼 뚫고 지나간다.

이 회차는 물리부터 깐다. COTS 생존 전략, 열 설계, 전력, 광 링크, 메모리, 온보드 AI, 경제성, 플레이어, 한국의 기회로 이어지는 이후 모든 회차가 여기에 의존하기 때문이다. TID와 SEE를 이해하면 우주용 실리콘이 왜 지금 같은 모습인지 이해하게 된다.

배경: 세 가지 방사선원과 하나의 나쁜 동네

우주 방사선은 세 가지 원천에서 오며, 각각 전자를 다르게 공격한다(NASA와 ESA의 방사선 효과 문헌, 2026년 10월 23일 확인).

• 갇힌 방사선(Van Allen대). 지구 자기장이 양성자와 전자를 두 개의 벨트에 가둔다. 지구 궤도 시스템에서는 가장 지배적이고 예측 가능한 선량 원천이다. 최악의 지점은 내측 벨트가 지표에 가장 가까이 내려오는 남대서양 이상역(SAA)이다. 자기장이 기울고 치우쳐 있어 갇힌 양성자가 저궤도 고도까지 내려오는, 브라질과 남대서양 위의 영역이다. LEO 위성이 누적하는 총선량의 대부분은 궤도마다 반복되는 SAA 통과 구간에서 들어온다. 최근 상용 유인 LEO 미션에 실린 선량계는 승무원 총 흡수선량의 약 44퍼센트가 SAA 통과만으로 생겼다고 기록했다(2026년 보고).
• 태양 입자 이벤트. 플레어와 코로나 질량 방출이 양성자를 수 시간에서 수 일 동안 고에너지로 가속한다. 에피소드성이라 일정을 피하기 어렵고, 운영자가 손쓸 수 없는 바로 그 순간에 선량률과 업셋률이 동시에 치솟는다.
• 은하 우주선(GCR). 태양계 밖에서 오는 핵으로, 철을 넘어서는 무거운 이온까지 포함하며 에너지가 너무 높아 실용적인 차폐로는 거의 늦출 수 없다. 플럭스는 낮지만 이온 하나의 LET(Linear Energy Transfer, 단위 경로당 에너지 침적, MeV·cm²/mg 단위)가 가장 크고, SEE를 파괴적으로 만드는 것이 바로 이 LET다.

고도와 궤도 경사가 어느 원천이 지배적인지를 결정한다. 500에서 600킬로미터 적도 궤도는 비교적 온화하다. 극궤도와 태양동기궤도는 벨트의 고위도 뿔과 SAA를 훨씬 자주 지난다. 1,400킬로미터 부근의 높은 LEO는 양성자 벨트 안에 앉아 있어 총선량 기준으로 정지궤도보다 가혹할 수 있다. 우주 선량이라는 단일 값은 없다. 궤도별로 계산하는 미션 선량만 있을 뿐이다.

표: 2026년 10월 23일 확인한 NASA/ESA 방사선 효과 문헌과 대학 강의 자료를 종합한 자릿수(오더) 수준 설계 참고값. 실제 미션 선량은 차폐, 궤도, 태양 활동 주기에 따라 달라지며 항상 해석과 시험으로 검증한다.

TID: 산화막 안의 느린 독

TID는 이온화 방사선이 물질에 침적하는 누적 에너지로, rad(Si) 단위로 잰다. 실리콘에 흡수된 선량이라는 뜻이다. 1 rad(Si)는 그램당 100 erg다. 수치 자체는 작다. 문제는 누적이다.

메커니즘은 네 단계다. 첫째, 지나가는 입자가 모든 MOS 트랜지스터 게이트를 절연하고 이웃 소자를 분리하는 이산화규소 안에 전자-정공 쌍을 만든다. 둘째, 전자는 이동도가 높아 빠르게 쓸려 나가지만 정공은 느리게 움직이며 일부가 산화막, 특히 실리콘 계면 근처에 갇힌다. 셋째, 갇힌 양전하가 트랜지스터 자체를 바꾼다. 문턱 전압이 이동하고, 얕은 트렌치 분리 산화막의 기생 엣지 경로로 오프 상태 누설이 늘고, 캐리어 이동도가 떨어지고, 저주파 잡음(1/f 노이즈)이 커진다. 넷째, 회로가 표류한다. 타이밍 마진이 줄고, 대기 전류가 오르고, 아날로그 오프셋이 떠돌다가, 어느 날 부품이 규격을 벗어나 미션이 저하되거나 끝난다.

TID가 데이터센터 운영자에게 까다로운 이유는 세 가지다. 누적적이다. 산화막 전하에는 리부팅이 없다. 불균일하다. 같은 보드의 칩 두 개도 국소 차폐와 노출 중 바이어스 조건에 따라 다른 속도로 늙는다. 조용하다. 문턱 전압이 50 mV 움직였다고 경보가 울리지 않는다. 실패는 나중에, 미션 중 가장 뜨거운 날의 타이밍 위반으로 스스로를 알린다. 지상 데이터센터는 고장 난 서버를 몇 시간 만에 바꾼다. 궤도 데이터센터는 같은 느린 실패가 일정대로, 수년 전부터 예고된 채 도착하는 것을 지켜볼 수밖에 없다. 트럭 롤(현장 출동) 자체가 불가능하다.

수치의 맥락은 이렇다. 경화하지 않은 상용 부품 다수는 대략 3에서 10 krad(Si) 사이 어딘가에서 기능 실패에 들어가며, 약 5 krad(Si)가 흔히 쓰는 경험적 실패 지점이다. LEO용 rad-tolerant 부품은 보통 20에서 50 krad(Si)로 규격화된다. 완전한 rad-hard 부품은 100 krad(Si)에서 1 Mrad(Si)를 겨냥한다. 상용 GPU의 자연 내성과 GEO 미션 선량 사이의 간격은 대략 두 자릿수(오더)이며, 이 간격이 rad-hard 산업 전체의 존재 이유다.

SEE: 입자 하나, 나노초 하나, 칩 하나

SEE에는 누적이 필요 없다. 역바이어스된 접합을 가로지르는 무거운 이온은 조밀한 이온화 궤적을 남기고, 회로는 드리프트와 퍼널링과 확산으로 그 전하를 수집한다. 수집 전하가 노드의 임계 전하(Qcrit, 상태를 바꾸는 최소 전하)를 넘으면 노드가 뒤집힌다. 수집은 피코초에 일어나고 업셋 여부는 나노초 안에 결정된다. 차폐로는 해결되지 않는다. 차폐는 스펙트럼의 저에너지 끝을 걸러낼 뿐, 최악의 SEE를 일으키는 고에너지 이온은 사실상 영향 없이 통과한다. 완화는 소자와 회로와 시스템에서 일어나야 한다.

표: 일상적인 것부터 치명적인 것까지의 SEE 가족. ODC 설계 목표는 이벤트 제로가 아니라, 정정되지 않고 회복되지 않는 이벤트 제로다.

📩 이 주제, 계속 추적 중이신가요?

실적·리포트·HBM 수급 후속 분석을 매일 10:30 메일로 보내드립니다. 무료 구독 →

컴퓨트 페이로드의 산수는 가혹하다. 최신 가속기는 기가비트 단위의 SRAM과 구성 상태를 싣는다. 비트당 업셋 단면적이 아주 작아도 수십억 비트와 수년의 노출을 곱하면 안정적인 비트 플립의 비가 된다. 정정하지 않으면 모델 가중치와 그래디언트와 체크포인트가 조용히 오염된다. 출력이 그럴듯해 보이기 때문에 데이터센터 실패 중 최악의 종류다. 메모리 아키텍처(6회)와 스크러빙 전략이 공정 노드만큼 중요한 이유다.

스케일링의 역설: 트랜지스터가 작아지면 생기는 두 가지 반대 효과

첨단 노드는 양방향으로 작용한다. 더 작고 얇은 산화막은 소자당 갇히는 TID 전하가 적고, 최신 공정은 총선량 기준으로 두꺼운 산화막 세대보다 본질적으로 나은 경우가 많다. 각 노드의 민감 체적도 작아 이온 하나가 트랜지스터 하나에서 수집하는 전하가 줄어든다.

그러나 임계 전하는 더 빠르게 떨어진다. 첨단 노드에서 저장 노드의 Qcrit는 노드 커패시턴스와 공급 전압이 스케일링과 함께 줄었기 때문에 펨토쿨롬 오더 이하까지 내려간다. 180 nm 래치가 넘겼을 타격이 FinFET 시대 레지스터를 뒤집을 수 있다. 전하 공유가 두 번째 문제를 더한다. 이온 궤적 하나가 인접 셀 여러 개를 동시에 업셋시켜, 한 워드의 비트들을 어레이에 물리적으로 인터리빙하지 않으면 단순 ECC를 무력화하는 다중 비트 오류로 바뀐다. GAA 채널과 SOI 기판은 수집 체적을 다시 줄여준다. 도움이 되지만 충분하지 않다. 2026년 10월 기준 정직한 요약은 이렇다. 스케일링은 TID를 개선했고 SEE를 복잡하게 만들었으며, 싸움을 공정에서 아키텍처로 옮겼다.

RHBD: 다섯 층의 설계 스택

RHBP(공정에 의한 경화)는 특수 웨이퍼, 에피택시, SOI 기판을 쓴다. RHBD(설계에 의한 경화)는 표준 공정 위에서 레이아웃과 회로 기법으로 내성을 달성한다. RHBD가 최신 우주 실리콘을 경제적으로 가능하게 만드는 이유다. 부티크 라인이 아니라 상용 파운드리 캐파를 타기 때문이다. 실무에서는 둘이 섞여 다섯 층 스택이 된다.

1. 공정 층. SOI는 각 트랜지스터를 절연 통 안에 가둬 전하 수집 체적을 줄이고 고전적인 래치업 경로를 없앤다. 얇은 산화막과 신중한 분리 설계가 TID 누설 경로를 줄인다.
2. 레이아웃 층. ELT(Enclosed Layout Transistor)는 게이트가 드레인을 감싸 TID 누설이 흐르는 산화막 엣지를 제거한다. 가드 링은 민감 소자를 둘러싸 흘러든 캐리어를 흡수하고, SEL이 스스로를 유지하기 전에 기생 사이리스터를 끊는다. 핵심 노드 사이 간격을 넓히면 전하 공유가 제한된다.
3. 회로 층. DICE 방식 이중 인터록 래치 같은 경화 저장 셀은 구조 자체로 한 노드에 대한 타격을 견딘다. 저항성 디커플링은 과도를 늦춰 복원 트랜지스터가 경주에서 이기게 한다. TMR(삼중 모듈 중복)은 로직을 세 벌로 만들고 투표한다. 면적과 전력 비용이 크므로 출력 하나가 틀리면 안 되는 제어 경로에 아껴 쓴다.
4. 메모리 층. ECC(SECDED와 그보다 강한 칩킬급 코드)가 플립을 정정한다. 비트 인터리빙은 물리적 타격 하나를 여러 논리 워드에 분산시켜 각 워드가 정정 가능한 단일 비트 오류만 보게 한다. 백그라운드 스크러빙은 주기적으로 메모리를 읽고 정정하고 다시 써서, 오류가 정정 불가능한 쌍으로 누적되지 않게 한다.
5. 시스템 층. 워치독, 래치업을 감지해 밀리초 단위로 해당 블록 전원을 껐다 켜는 전류 모니터, 체크포인팅, FDIR(고장 검출·격리·회복) 소프트웨어는 이벤트가 일어날 것을 전제하고 그것을 운영상 지루한 일로 만든다.

모든 층은 면적, 전력, 성능 중 하나 이상으로 임대료를 받는다. 완전히 경화한 설계는 상용 쌍둥이의 몇 배 실리콘 면적을 쓰고 원시 성능에서 몇 세대 뒤처질 수 있다. 2회가 Starlink급 시스템이 왜 경화 실리콘 대신 4층과 5층 뒤에 대체로 상용 실리콘을 띄우며, 업셋을 받아들이고 회복을 설계하는지를 파는 이유다.

자격 검증: 선량, LET, 그리고 마진의 규율

Rad-hard는 형용사가 아니라 시험한 규격이다. TID 자격 검증은 바이어스를 건 부품을 고전적으로 코발트-60 감마원으로 미션 선량에 방사선 설계 마진(보통 2배)을 곱한 값까지 조사한 뒤 파라미터를 다시 잰다. SEE 자격 검증은 부품을 LET 범위에 걸쳐 중이온 빔에 노출하고 LET 대비 오류 단면적 곡선을 재며, 그 곡선과 환경 모델로 궤도상 업셋률을 예측한다. SEL 면역 62 MeV·cm²/mg라는 규격은 정확하고 시험 가능한 주장이다. 그 LET까지 래치업이 관측되지 않았다는 뜻이다. LEO용 rad-tolerant 부품은 대략 37에서 62 MeV·cm²/mg 범위의 SEL 문턱과 20에서 50 krad(Si)의 TID를 흔히 주장한다. 데이터시트에서 이 정도 숫자보다 모호한 표현은 공학이 아니라 마케팅으로 취급해야 한다.

변위 손상이 그림을 완성한다. 양성자와 중성자가 실리콘 원자를 격자에서 쳐내 캐리어 수명을 줄인다. CMOS 로직은 비교적 잘 견디지만 바이폴라 소자, 이미지 센서, 광전 소자가 먼저 저하된다. 광 위성 간 링크(5회)가 자체 방사선 예산을 필요로 하는 한 가지 이유다.

Chase's Take

VLSI 자리에서 보면 ODC 방사선 문제는 물리 복장을 한 PPA(성능·전력·면적) 문제다. 모든 경화 결정은 엔지니어가 가격을 매길 수 있는 트레이드다. TMR은 미션을 구하려고 블록을 세 벌로 만든다. ECC는 조용한 정확성을 사려고 비트와 대역폭을 쓴다. SOI는 실패 종류 하나를 지우려고 웨이퍼 프리미엄을 낸다. 이기는 ODC 아키텍처는 경화가 가장 많은 아키텍처가 아니다. 오류가 회복 불가능한 곳(파워 소자, 부트 상태, 제어 로직)에만 정확히 경화를 쓰고, 나머지는 통계(ECC, 스크러빙, 위성 간 중복)로 되사는 아키텍처다. 콘스텔레이션 자체가 오류 정정 코드다. 시스템이 알아채도록 설계됐다면 노드 하나를 잃는 것은 정정 가능한 오류다. 이 재해석, 즉 칩 차원 RHBD와 콘스텔레이션 차원 결함 허용의 결합이 MBA의 산수와 소자 물리가 만나는 지점이며, 8회의 10 MW 손익분기 모델이 현실과 만나 살아남는지를 결정한다.

함의

• ODC 운영자: 궤도 선택은 실리콘 결정이다. 고도 몇 백 킬로미터가 미션 선량을 몇 배로 만들고 COTS 컴퓨트의 비용 우위를 지울 수 있다.
• 칩 벤더: 중요한 데이터시트 숫자는 krad(Si) 단위 TID, SEL LET 문턱, SEU 단면적이다. 발행하고, 시험하고, 마진을 둔 숫자가 먼저 자격 검증 대화를 소유한다.
• 메모리 로드맵: 전하 기반 저장(DRAM, SRAM, 플래시)은 본질적으로 업셋에 약하다. 자기·저항식 메모리는 SEE 방정식을 바꾸며, 6회가 메모리를 ODC 병목으로 다루는 이유다.
• 테스트와 EDA: 업셋률 예측, 전하 공유 해석, TID 표류 모델 같은 방사선 인지 사인오프가 테이프아웃 후 놀라움이 아니라 표준 플로의 일부가 된다.

FAQ

TID와 SEE는 무엇이 다른가?

TID는 시간에 걸친 총 흡수선량에서 오는 누적 손상이다. 갇힌 산화막 전하가 트랜지스터 파라미터를 이동시켜 칩이 서서히 규격을 벗어난다. SEE는 한 입자가 한 순간에 일으키는 손상이나 중단이다. 뒤집힌 비트, 멈춤, 래치업, 타버린 소자가 예다. TID는 선량 예산과 마진으로 관리하고 SEE는 경화 설계와 ECC와 회복으로 관리한다.

저궤도 칩은 방사선을 얼마나 받나?

자릿수 기준으로, 대표적 차폐 뒤 LEO 칩은 800 km 부근에서 3~5년에 약 3~5 krad(Si)를 누적하고 1,400 km 부근에서는 약 30~50 krad(Si)까지 오른다. 선량의 대부분은 남대서양 이상역 통과에서 들어온다. GEO 미션은 10~15년에 약 100 krad(Si)급으로 설계한다. 정확한 값은 궤도별 해석이 필요하다.

차폐로 방사선이 칩을 죽이는 것을 막을 수 있나?

부분적으로만 가능하다. 차폐는 전자와 저에너지 양성자에 효과적이라 총선량을 크게 줄인다. 알루미늄을 5 mm에서 10 mm로 늘리면 GEO 선량을 18년에 약 100 krad에서 약 10 krad로 줄일 수 있다. 그러나 고에너지 중이온은 실용적 차폐를 거의 영향 없이 통과하므로, 단일 사건 효과는 질량만이 아니라 실리콘과 시스템에서 완화해야 한다.

RHBD(설계에 의한 방사선 경화)란 무엇인가?

RHBD는 특수 경화 팹 공정이 아니라 표준 상용 공정 위에서 설계 기법으로 방사선 내성을 달성하는 것이다. ELT, 가드 링, 경화 래치, TMR, ECC, 인터리빙, 스크러빙이 예다. 면적과 전력과 공학 노력의 비용으로 최신 파운드리 노드를 우주 프로그램이 쓸 수 있게 한다.

참고: 이 회차의 선량과 LET 수치는 2026년 10월 23일 확인한 공개 NASA/ESA 방사선 효과 문헌을 종합한 자릿수 수준 설계 참고값이다. 비행 하드웨어 결정에는 미션별 해석과 부품 단위 시험 데이터가 필요하다.

연재: 우주 데이터센터 반도체 1회다. 허브인 우주 데이터센터(ODC) 기술보고에서 시작해 2회 COTS의 반격, Starlink급 시스템이 상용 칩을 궤도에서 어떻게 살리는지로 이어진다. 관련 브리핑 leo-01(Starlink 칩)과 leo-02(지상 GPU의 우주 투입)는 허브에 링크돼 있다.

📩 오늘 놓친 분석, 내일 아침엔 메일함에서

매일 10:30 Daily Silicon과 실적·IB 리포트 핵심 해설을 가장 먼저 보내드립니다. 삼성전자·SK하이닉스·TSMC·HBM 수급까지, 현직 엔지니어 관점으로 정리합니다. 이미 300명 이상이 받고 있습니다.

무료로 구독하기 →

무료 · 스팸 없음 · 언제든 해지 가능