CFET (Complementary FET) là gì? Transistor kế nhiệm GAA, công nghệ cốt lõi của kỷ nguyên 1nm

Tại sao CFET đáng chú ý lúc này?

Tính đến năm 2026, lực lượng chủ lực trong sản xuất hàng loạt tại các node tiên tiến của foundry là nanosheet GAA (Gate-All-Around) cấp 2nm. TSMC N2 đã bước vào giai đoạn tăng sản lượng toàn diện, còn Samsung Foundry SF2 cũng đang cạnh tranh trong cùng thế hệ. Tuy nhiên, có một chỉ số bộc lộ giới hạn trước cả cấu trúc transistor: chiều cao standard cell (cell height).

Từ 6T (6-track) trong thời FinFET, chiều cao đã giảm xuống 5T khi chuyển sang GAA. Nhưng để xuống dưới 4T, cần phá vỡ cách bố trí phẳng đặt NMOS và PMOS cạnh nhau theo chiều ngang. Công nghệ thay thế cách bố trí đó là CFET (Complementary FET). Trong các lộ trình dài hạn do imec, Intel và TSMC công bố, CFET nhìn chung nhắm đến vùng A10, 1nm, với thời điểm sản xuất hàng loạt vào khoảng 2029~2031. Từ khoảng năm 2025, số báo cáo kết quả cấu trúc thử nghiệm CFET tại IEDM và VLSI Symposium đã tăng nhanh. Quan điểm trong ngành là kết quả đã bắt đầu xuất hiện ở cấp bitcell SRAM, vượt ra ngoài các bản demo transistor đơn thuần. Nói cách khác, CFET không còn là “ứng viên của tương lai xa” mà đã bước vào nhóm ứng viên nền tảng cho thế hệ node sau nữa.

Bản chất của CFET: xếp PMOS lên trên NMOS

Nói ngắn gọn, CFET là cấu trúc xếp chồng (stack) transistor NMOS và PMOS theo chiều dọc thay vì chiều ngang. Trong FinFET và GAA hiện tại, fin/sheet NMOS và fin/sheet PMOS được bố trí cạnh nhau trong cùng một cell, còn khoảng cách phân tách giữa chúng (N-P separation) trên thực tế quyết định giới hạn dưới của chiều cao cell. CFET xếp hai transistor theo chiều dọc, chuyển khoảng cách này sang trục z. Nhờ đó, footprint của cell giảm và chiều cao cell 4T hoặc thấp hơn trở nên khả thi.

Có hai phương án triển khai chính.

• monolithic CFET: Kênh NMOS và PMOS được tạo cùng nhau trên một wafer bằng một quy trình tăng trưởng epitaxy, sau đó gate và contact được hình thành trong một luồng tích hợp. Luồng quy trình tương đối đơn giản, nhưng vì NMOS và PMOS dùng chung thermal budget nên cả kênh SiGe của PMOS lẫn kênh Si của NMOS đều phải được xử lý mà không gây hư hại. Việc tách doping giữa hai lớp và cách ly source/drain cũng rất khó.
• sequential CFET: PMOS ở lớp dưới được hoàn thiện trước, sau đó lớp NMOS hình thành trên một wafer riêng được chuyển bằng bonding và xếp lên trên. Mỗi transistor trên và dưới có thể được tối ưu độc lập, mang lại nhiều tự do hơn trong lựa chọn vật liệu kênh. Tuy nhiên, để transistor lớp dưới không bị hư hại khi chế tạo lớp trên, toàn bộ quá trình kích hoạt và hình thành gate phải hoàn tất trong thermal budget nhiệt độ thấp, thường dưới 500°C.

Cả hai phương án đều sử dụng trực tiếp công nghệ hình thành kênh đã được hoàn thiện với nanosheet GAA và forksheet, rồi xếp thêm một lớp lên trên. Vì vậy, CFET không phải một transistor hoàn toàn mới mà gần với lộ trình tiến hóa bổ sung một tầng theo trục z trên nền GAA.

Vì sao khó: vấn đề không nằm ở kênh mà ở khu vực xung quanh

CFET có vẻ trơn tru trên slide thuyết trình, nhưng độ khó thực sự không nằm ở bản thân kênh mà ở khu vực xung quanh.

1) Định tuyến contact và MOL (Middle-of-Line). Source/drain và gate của cả hai transistor trên, dưới đều phải được đưa ra ngoài cell. Cần tạo đường để đưa contact của transistor phía trên xuống dưới hoặc ra bên cạnh, và điện trở của stack contact này (R_contact) trực tiếp quyết định hiệu năng cell. Hơn nữa, kịch bản sử dụng cùng BSPDN (cấp nguồn mặt sau) trên thực tế là giả định cơ bản. Contact tín hiệu phía trên, contact nguồn phía dưới và lớp isolation giữa hai transistor đều phải được nhồi vào trong một cell.

2) Nhiệt (thermal). Khi transistor được xếp chồng theo chiều dọc, nhiệt phát sinh trên mỗi đơn vị diện tích cũng tích lũy tương ứng. Đường thoát nhiệt từ transistor lớp trên xuống lớp dưới bị thu hẹp, khiến nhiệt độ hotspot cao hơn ngay cả ở cùng xung nhịp. Dù giải pháp nhiệt ở cấp package như Cu pillar hay làm mát ngâm có tốt đến đâu, mật độ nhiệt ở cấp cell vẫn phải được xử lý lại bằng thermal-aware placement và power gating ở cấp EDA.

3) EDA và thư viện standard cell. CFET thay đổi topology transistor, vì vậy bản thân standard cell phải được thiết kế lại. Vị trí layer của PMOS và NMOS, pin access cùng quy tắc định tuyến M0/M1 đều thay đổi. Mô hình trích xuất RC, mô hình thiết bị kế nhiệm BSIM và thư viện SPICE đều phải được xây dựng mới. Để công cụ PnR tiếp nhận chúng, chu kỳ hợp tác giữa Synopsys, Cadence và foundry phải diễn ra thêm một lần nữa. Đây là điểm thường gây đình trệ nhất tại các node ngay trước khi sản xuất hàng loạt.

4) Yield và kiểm thử. Xếp hai transistor trong một cell có nghĩa là nếu một phía fail thì toàn bộ cell sẽ chết. Với cùng giả định về defect density, cấu trúc này làm tăng tổn thất yield ở cấp cell. Phương pháp DFT để chẩn đoán (diagnostics) riêng lớp trên và lớp dưới cũng phải được hoàn thiện lại.

Ai đang dẫn đầu: trung tâm imec và Big 3 foundry

Ở thời điểm hiện tại, CFET chưa phải công nghệ sản xuất hàng loạt mà vẫn ở giai đoạn R&D. Vì vậy, câu hỏi “ai đang làm tốt” không được đánh giá bằng thị phần sản xuất, mà bằng các bản demo đã công bố và mức độ cụ thể của lộ trình.

• imec: Trên thực tế là trung tâm nghiên cứu CFET. imec đã tích cực thúc đẩy khái niệm CFET từ khoảng năm 2018 và hằng năm đều cập nhật các bản demo monolithic lẫn sequential tại IEDM và VLSI Symposium. Các thành viên Intel, TSMC, Samsung và SK hynix đều được chia sẻ kết quả của imec.
• Intel: Sau khi áp dụng RibbonFET, tên riêng của Intel dành cho GAA, trước tiên vào 18A, hãng đã công khai lập trường xem xét CFET từ node tiếp theo. Intel cũng đã công bố kết quả cấu trúc CFET từ chip R&D nội bộ tại IEDM và các hội nghị khác.
• TSMC: Khi công bố lộ trình A14 và A10, TSMC đề cập CFET như một ứng viên transistor cho giai đoạn đó. Dựa trên các bài báo, nhiều phân tích cho rằng hãng ưu tiên xem xét luồng monolithic hơn sequential.
• Samsung Foundry: Là công ty đầu tiên đưa GAA vào sản xuất hàng loạt, Samsung cũng tích cực nghiên cứu CFET cho bước tiếp theo. Các công bố chung với imec và kết quả qua kênh SAIT (Samsung Advanced Institute of Technology) của hãng vẫn tiếp tục xuất hiện.

Về phía thiết bị, ASML (High-NA EUV), Applied Materials và Lam Research (epitaxy, etching), Tokyo Electron (coater, developer), cùng EV Group và SUSS, các nhà cung cấp thiết bị bonding, giữ vị trí then chốt trong kịch bản sequential CFET. Việc CFET phù hợp hơn với thế mạnh của bên nào cũng đồng nghĩa với câu hỏi hệ sinh thái thiết bị nào sẽ trưởng thành nhanh hơn.

Góc nhìn Hàn Quốc: quân bài thiết yếu của Samsung Foundry và tác động gián tiếp đến SK hynix

Từ góc nhìn Hàn Quốc, CFET mang hai ý nghĩa khác nhau.

Đối với Samsung Foundry, CFET là công nghệ bắt buộc phải nắm bắt. Ngay cả khi đã thu hẹp phần nào khoảng cách với TSMC ở GAA 2nm, nếu bỏ lỡ thời điểm áp dụng CFET và đường cong yield trong vùng 1nm, hãng sẽ lại tụt lại một thế hệ. Năng lực R&D thiết bị của SAIT và tốc độ hợp tác với các đối tác EDA như Synopsys, Cadence sẽ quyết định thời điểm thư viện cell sẵn sàng. Việc chọn monolithic hay sequential cũng có thể phụ thuộc vào thế mạnh của hệ sinh thái thiết bị và vật liệu trong nước. Theo nghĩa đó, đây không chỉ là quyết định về thiết bị mà gần với quyết định ở cấp chính sách công nghiệp.

SK hynix không trực tiếp chế tạo transistor logic. Tuy nhiên, khi xu hướng thuê foundry bên ngoài, đặc biệt là TSMC, sản xuất base die từ HBM4 và HBM4E trở đi đã định hình, mức độ sẵn sàng của node CFET sẽ liên hệ trực tiếp với độ phức tạp của controller trên base die. Nói cách khác, ngay cả công ty bộ nhớ cũng đã bước vào thời đại phải theo dõi lộ trình node transistor logic.

Xét từ hệ sinh thái thiết bị và vật liệu Hàn Quốc, điểm đáng theo dõi là các doanh nghiệp trong nước có thể bắt kịp đến đâu ở những lĩnh vực mà CFET đặt ra yêu cầu khắt khe hơn, như epitaxy kênh, bonding nhiệt độ thấp, kim loại contact và EUV mask blank. Thành thật mà nói, thiết bị cốt lõi trong các lĩnh vực này vẫn do bộ ba Mỹ, Nhật Bản và Hà Lan nắm giữ, còn Hàn Quốc gần với vị thế đang tìm cách tạo chỗ đứng trong các quy trình phụ trợ.

Các điểm cần theo dõi trong 6~12 tháng tới

Xét dài hạn, CFET là công nghệ hướng đến khoảng năm 2030, nhưng một số tín hiệu đáng chú ý có thể xuất hiện trong 6~12 tháng tới.

• Các công bố tại IEDM 2026 / VLSI Symposium 2026: imec và các foundry lớn có thể nâng kết quả bitcell SRAM monolithic CFET và ring oscillator sequential CFET đến mức nào.
• Công bố đầy đủ về TSMC A14: Khả năng cao A14 sẽ là GAA thế hệ 2, nhưng cần theo dõi liệu TSMC có đề cập rõ ràng đến CFET cho A10 tiếp theo hay không.
• Cụ thể hóa lộ trình CFET của Intel: Sau khi ổn định sản xuất hàng loạt 18A, CFET có thực sự được xác định là node sản phẩm trong thế hệ tiếp theo, sau 14A, hay không.
• Công bố hỗ trợ từ công cụ EDA: Thời điểm Synopsys và Cadence chính thức hỗ trợ standard cell CFET cùng luồng PnR. Vì các công bố này thường xuất hiện trước sản xuất hàng loạt 1.5~2 năm, có thể dự đoán thời điểm triển khai.
• High-NA EUV bước vào sản xuất hàng loạt: Khi cell height giảm, CFET đòi hỏi pitch nhỏ hơn, trực tiếp làm tăng mức độ phụ thuộc vào High-NA EUV.

FAQ: những điểm thường gây nhầm lẫn

Hỏi. CFET khác GAA như thế nào? GAA chỉ thay đổi cấu trúc để gate bao quanh kênh từ mọi phía, còn NMOS và PMOS vẫn được bố trí cạnh nhau. CFET là bước bổ sung xếp hai transistor theo chiều dọc để giảm chính chiều cao cell.

Hỏi. CFET có phải đi cùng BSPDN không? Gần như vậy. Nếu vừa đưa contact lên transistor phía trên vừa đặt đường nguồn trên cell, bài toán định tuyến hầu như không thể giải được. Chỉ sau khi chuyển mạng cấp nguồn ra mặt sau bằng BSPDN, việc định tuyến CFET mới có thể khép kín một cách hợp lý.

Hỏi. Giữa monolithic và sequential, phương án nào sẽ thắng? Monolithic có lợi thế về độ đơn giản của quy trình, còn sequential có nhiều tự do hơn trong lựa chọn vật liệu kênh. Dựa trên các kết quả đã công bố đến nay, chưa phương án nào áp đảo. Khả năng cao mỗi công ty sẽ có lựa chọn khác nhau tùy theo thế mạnh về thiết bị và vật liệu.

Hỏi. Khi nào sản xuất hàng loạt? Theo các lộ trình công khai, nhìn chung là giai đoạn 2029~2031. Tuy nhiên, nếu bất kỳ trụ cột nào trong EDA, yield hoặc contact đi chệch hướng, mô hình thường thấy trong lĩnh vực này là bị lùi một thế hệ, khoảng 2 năm.