Micron khép lại canh bạc 20 năm và chuyển sang 3D: lộ trình DRAM, vHBM và NAND 400 lớp

Micron từ bỏ kiến trúc ô nhớ 4F-square đã thử nghiệm trong khoảng hai thập kỷ và chuyển hướng vốn tương lai sang DRAM 3D, liên kết wafer và NAND trên 400 lớp — toàn bộ nội dung dưới đây là các phát biểu lộ trình của Micron được đưa tin ngày 22 tháng 10 năm 2026, không phải sản phẩm đã xuất xưởng.

Tóm tắt 30 giây

• Micron kết thúc kiến trúc ô nhớ 4F-square sau khoảng hai thập kỷ thử nghiệm và chuyển vốn tương lai sang DRAM 3D (các phát biểu lộ trình của Micron, được đưa tin ngày 22 tháng 10 năm 2026).
• Lộ trình DRAM đi từ 1-delta, nút công nghệ lớp 10 nm thế hệ thứ bảy đang trong giai đoạn sản xuất đạt tỷ lệ đạt (yield), với mật độ cao hơn 25%, tới 1-epsilon, nút đưa vào liên kết wafer (wafer bonding), rồi zeta angstrom, nút dưới 10 nm đầu tiên đang ở giai đoạn phát triển sớm và dùng quang khắc EUV khẩu độ số cao (High-NA EUV), và eta angstrom, nút tiếp theo sử dụng vật liệu thử nghiệm.
• Với HBM, Micron trình bày vHBM, một kiến trúc HBM theo chiều dọc. HBM4 không cần CMOS tiên tiến hơn để đạt các mục tiêu điện năng và hiệu năng của Micron, nhưng HBM4E sẽ cần.
• NAND G11 dự kiến tăng sản lượng vào nửa cuối năm 2027, với hơn 400 lớp, liên kết wafer-on-wafer, mật độ bit hơn gấp đôi G9, tốc độ I/O gấp 1,5 lần và năng lượng truyền thấp hơn. NAND lớp AI chia thành thiết kế SLC khối nhỏ IOPS cao, và NAND băng thông cao xếp chồng NAND bằng TSV và đặt die logic gần khối tính toán.

Background

Trong nhiều thập kỷ, việc thu nhỏ bộ nhớ dựa trên một tiền đề đơn giản: làm cho cấu trúc phẳng nhỏ hơn. Xếp các ô nhớ sát nhau hơn, in chúng chính xác hơn, và cùng một tấm wafer cho ra nhiều bit hơn. Ô nhớ 4F-square mà Micron thử nghiệm trong khoảng 20 năm thuộc về truyền thống phẳng đó. Đó là nỗ lực đưa diện tích ô nhớ tiến gần tới một giới hạn lý thuyết, nhưng sau nhiều năm thử nghiệm, nó chưa bao giờ trở thành con đường sản xuất.

Trong các phát biểu lộ trình được đưa tin ngày 22 tháng 10 năm 2026, Micron đã thay đổi chính tiền đề đó. Thay vì vắt thêm từ một bố cục phẳng, công ty chuyển hướng vốn sang xếp chồng cấu trúc lên trên, liên kết các wafer với nhau và sắp xếp lại logic trong ba chiều. Sự chuyển hướng không giới hạn ở DRAM. Cùng một lộ trình bao gồm bước chuyển theo chiều dọc cho HBM, RDIMM máy chủ lớn hơn, NAND trên 400 lớp và các thiết kế NAND được xây dựng riêng cho hệ thống AI. Đây không chỉ là một quyết định quy trình đơn lẻ, mà là một lần đặt lại cấu trúc trên toàn bộ danh mục bộ nhớ.

Một điều kiện xuyên suốt toàn bộ bài viết. Mọi nội dung ở đây đều là phát biểu lộ trình. Một số hạng mục, như 1-delta, đã ở giai đoạn sản xuất đạt tỷ lệ đạt. Các hạng mục khác còn sớm hơn nhiều: zeta angstrom đang ở giai đoạn phát triển sớm, eta angstrom đến sau đó, và đợt tăng sản lượng của G11 được lên kế hoạch cho nửa cuối năm 2027. Một lộ trình mang thông tin thực về hướng đi và trình tự, do chính công ty phát biểu. Nó không bảo đảm sản xuất, xuất xưởng hay doanh thu, và cần được đọc với khoảng cách đó nguyên vẹn.

Business Deep Dive

Lộ trình nút DRAM: từ phẳng sang 3D

Lộ trình bắt đầu từ sản xuất, không phải từ một khái niệm. 1-delta, nút lớp 10 nm thế hệ thứ bảy, đang ở giai đoạn sản xuất đạt tỷ lệ đạt và cho mật độ cao hơn 25%. Điểm neo đó quan trọng: trình tự mà Micron mô tả bắt đầu bằng một nút đã đang sản xuất, chứ không phải bằng một mục tiêu nghiên cứu xa vời.

Bước tiếp theo, 1-epsilon, đưa vào liên kết wafer. Việc liên kết hai wafer với nhau vốn là kỹ thuật phổ biến trong cảm biến hình ảnh, trong NAND và trong đóng gói tiên tiến. Thay đổi nằm ở chỗ nó được đưa vào một cách rõ ràng trong lộ trình DRAM chính. Sau đó là zeta angstrom, nút dưới 10 nm đầu tiên của Micron, hiện đang ở giai đoạn phát triển sớm và được xây dựng quanh High-NA EUV. Eta angstrom tiếp nối zeta và áp dụng vật liệu thử nghiệm. Chính việc chuyển sang cách đặt tên bằng angstrom cho thấy công ty hình dung thời kỳ sau các nhãn lớp 10 nm như thế nào.

Bên cạnh tên các nút còn có một thay đổi cấu trúc. Logic CMOS của DRAM đang chuyển sang cách sắp xếp 3D. Ý tưởng không chỉ là xếp chồng ô nhớ. Nếu logic điều khiển các ô nhớ cũng được sắp xếp lại trong ba chiều, các nhà thiết kế có thể suy nghĩ lại đồng thời về độ dài liên kết, diện tích và đường điện. Đặt điều đó cạnh việc kết thúc 4F-square, bức tranh trở nên nhất quán: trọng tâm dịch chuyển khỏi việc thu nhỏ một ô nhớ phẳng, và tiến gần tới liên kết và logic 3D.

HBM: vHBM và điều kiện CMOS cho HBM4E

Thuật ngữ chính cho HBM là vHBM, một kiến trúc HBM theo chiều dọc. HBM vốn đã xếp chồng các die DRAM theo chiều dọc bằng TSV. Điều Micron đặt lên lộ trình là một bước tiến xa hơn theo hướng dọc đó. Các phát biểu không đưa ra phương pháp xếp chồng hay con số nào cho vHBM, vì vậy kết luận có thể bảo vệ được chỉ dừng ở hướng đi: giai đoạn tiếp theo của cạnh tranh HBM đang trở thành cuộc đua về cấu trúc, chứ không chỉ về các con số băng thông.

Các nhận xét về CMOS chia theo thế hệ. HBM4 không cần CMOS tiên tiến hơn để đạt các mục tiêu điện năng và hiệu năng của Micron, nhưng HBM4E sẽ cần. Câu nói duy nhất đó quan trọng vì chính công ty thừa nhận nút thắt đang dịch chuyển vượt ra khỏi ô nhớ DRAM, hướng tới CMOS logic, bao gồm cả die nền. Nó cũng giải thích vì sao DRAM 3D và cách sắp xếp 3D của logic CMOS DRAM xuất hiện trong cùng một lộ trình. Từ thế hệ HBM4E trở đi, năng lực cạnh tranh của một nhà sản xuất bộ nhớ sẽ được đánh giá bằng tổng của thu nhỏ ô nhớ, thiết kế logic và kỹ năng liên kết, chứ không chỉ bằng thu nhỏ ô nhớ.

Bộ nhớ máy chủ và di động: LPDDR6, DDR6 và RDIMM 1 TB

Lộ trình cũng đưa ra các con số ở cấp sản phẩm. LPDDR6 được phát biểu là cho điện năng tốt hơn 35% so với LPDDR5, và DDR6 hướng tới băng thông gấp đôi DDR5. Ở phía máy chủ, Micron vừa lấy mẫu một RDIMM DDR5 512 GB gần đây và lên kế hoạch cho một RDIMM 1 TB sau đó. Khi các máy chủ AI tiếp tục đòi hỏi dung lượng và băng thông bộ nhớ lớn hơn cho mỗi hệ thống, việc gấp đôi dung lượng RDIMM làm thay đổi tổng vùng bộ nhớ mà một nhà thiết kế có thể lắp ở cấp độ rack. Kỷ luật tương tự cũng áp dụng ở đây như ở toàn bộ lộ trình: đây là các mục tiêu và kế hoạch. Lấy mẫu không phải là sản xuất hàng loạt, và một kế hoạch không phải là một đợt xuất xưởng.

📩 Đang theo dõi chủ đề này?

Nhận phân tích tiếp nối — kết quả kinh doanh, báo cáo và nguồn cung HBM — mỗi ngày lúc 10:30 KST. Đăng ký miễn phí →

NAND G11: kế hoạch tăng sản lượng vượt 400 lớp

Với NAND, trung tâm là G11. Đợt tăng sản lượng được lên kế hoạch cho nửa cuối năm 2027, với hơn 400 lớp và liên kết wafer-on-wafer. Các mục tiêu hiệu năng là mật độ bit hơn gấp đôi G9, tốc độ I/O gấp 1,5 lần và năng lượng trên mỗi lần truyền thấp hơn. Cuộc đua số lớp trong NAND từ lâu là cuộc đua về chiều cao xếp chồng. Các phát biểu về G11 khác ở một điểm: chúng gắn một cách rõ ràng việc gấp đôi mật độ bit với liên kết wafer-on-wafer. Nếu wafer ô nhớ và wafer mạch ngoại vi được chế tạo riêng rồi liên kết với nhau, mỗi wafer có thể được tối ưu cho quy trình của chính nó, thay vì ép cả hai vào một luồng thỏa hiệp duy nhất.

NAND lớp AI: một tầng tốc độ và một tầng băng thông

Điều các trung tâm dữ liệu AI yêu cầu ở NAND cũng đang thay đổi. Micron trình bày NAND lớp AI theo hai nhánh. Nhánh thứ nhất là thiết kế SLC khối nhỏ IOPS cao. Nó ưu tiên số thao tác nhập xuất mỗi giây và khả năng phản hồi hơn dung lượng thô, điều này phù hợp với bộ nhớ đệm, siêu dữ liệu và các tầng truy cập thường xuyên khác. Nhánh thứ hai là NAND băng thông cao: các die NAND xếp chồng bằng TSV, với các die logic đặt gần khối tính toán. Thiết kế đó định hình lại NAND, từ lưu trữ khối lượng lớn giá rẻ thành một tầng bộ nhớ khác nằm cạnh bộ xử lý. Cả hai nhánh đều là các hướng thiết kế ở giai đoạn lộ trình, không phải sản phẩm. Tuy nhiên, với tư cách tín hiệu, chúng rất rõ ràng: trong hạ tầng AI, ranh giới giữa lưu trữ và bộ nhớ đang mờ đi.

Chase's Take

Quyết định nặng ký nhất trong lộ trình này không phải là một lần ra mắt. Đó là một lần hủy bỏ. Việc kết thúc một con đường nghiên cứu kéo dài khoảng 20 năm là một phán đoán kỹ thuật và, đồng thời, là một quyết định phân bổ vốn. Các tổ chức nghiên cứu về mặt cấu trúc thường chậm chạp trong việc tự tay kết thúc những con đường lâu năm của chính mình. Số tiền đã chi rất lớn, hình ảnh về phần thưởng rất rõ nét, và cả hai sự thật đó đều thúc đẩy việc cho thêm một năm nữa. Micron đã công khai nói rằng hãng sẽ ghi nhận chi phí chìm đó và chuyển nguồn vốn hữu hạn sang liên kết và cấu trúc 3D. Xét theo góc độ quản trị, lần hủy bỏ này chứa nhiều thông tin hơn bất kỳ công nghệ mới đơn lẻ nào trong danh sách, bởi nó trả lời câu hỏi công ty dự định xây dựng cấu trúc chi phí của mình ở đâu trong thập kỷ tới.

Bản thân cấu trúc chi phí cũng đang dịch chuyển. Khi liên kết và 3D chiếm vị trí trung tâm, cạnh tranh mở rộng từ tốc độ thu nhỏ quang khắc sang tỷ lệ đạt của liên kết, độ căn chỉnh khi xếp chồng và tích hợp logic. Thành phần đơn hàng thiết bị thay đổi theo đó. Tầm quan trọng của quang khắc tiên tiến nhất, bao gồm High-NA EUV, thực ra tăng lên ở bước zeta, trong khi đồng thời các công cụ liên kết, đo lường và kiểm tra bước vào luồng DRAM chính. Với các nhà sản xuất thiết bị, việc một nhà sản xuất bộ nhớ thay đổi lộ trình do đó cũng là một thay đổi về những gì được đặt hàng.

Câu hỏi quản trị còn lại là độ rộng. Micron đẩy DRAM, HBM và NAND cùng lúc, và ở mỗi lĩnh vực tới mức thay đổi cấu trúc. Độ rộng cho phép công ty hướng tới hạ tầng AI như một tổng thể, nhưng nó phân tán vốn và sự tập trung của tổ chức. Tập trung hẹp làm tăng cơ hội chiều sâu ở một lĩnh vực và loại bỏ vùng đệm nếu thị trường dịch chuyển sang hướng khác. Lộ trình này chọn độ rộng kèm thay đổi cấu trúc bên trong mỗi lĩnh vực. Lựa chọn đó có hiệu quả hay không sẽ không do thông báo quyết định. Nó sẽ do tỷ lệ đạt của liên kết ở 1-epsilon quyết định, do cách Micron bảo đảm CMOS tiên tiến mà HBM4E cần, và do việc đợt tăng sản lượng của G11 có thực sự rơi vào nửa cuối năm 2027 hay không.

Với các đối thủ Hàn Quốc, điểm cần theo dõi là sự thay đổi trong ngữ pháp của cạnh tranh. Khi cuộc đua mở rộng từ thu nhỏ ô nhớ sang liên kết và tích hợp 3D, một phần lớn hơn của kết quả nằm ngoài lợi thế thu nhỏ mà các nhà sản xuất bộ nhớ Hàn Quốc đã xây dựng. Đọc ngược lại, ai khóa được tỷ lệ đạt của liên kết và tích hợp logic trước sẽ lấy được đồng thời chi phí và hiệu năng của thế hệ tiếp theo. Lần hủy bỏ của Micron không nên chỉ được đọc như quyết định của một công ty Mỹ. Đó là tín hiệu cho thấy các tiêu chí đánh giá toàn bộ ngành bộ nhớ đang dịch chuyển.

Implications

• Hãy theo dõi tiền lệ phân bổ vốn. Việc kết thúc một con đường nghiên cứu 20 năm đặt ra cùng một câu hỏi cho mọi nhà sản xuất bộ nhớ: điều gì tốn kém hơn, giữ một con đường già cỗi sống tiếp hay khép lại nó? Các lộ trình tương lai sẽ tiết lộ câu trả lời của từng công ty.
• Thành phần đơn hàng thiết bị thay đổi. Với liên kết wafer bước vào lộ trình DRAM và wafer-on-wafer được giả định cho NAND G11, tỷ trọng của bộ nhớ trong các đơn hàng liên kết, đo lường và kiểm tra tăng lên một cách cấu trúc. Nhu cầu High-NA EUV gắn với bước zeta.
• Cạnh tranh HBM mở rộng thành cạnh tranh logic. Phát biểu rằng HBM4E sẽ cần CMOS tiên tiến hơn có nghĩa là năng lực die nền và thiết kế logic trở thành một biến số lớn hơn qua mỗi thế hệ HBM. Các đề xuất như vHBM nằm trong cùng một bối cảnh.
• Hãy tách lộ trình khỏi xuất xưởng. 1-delta đang ở giai đoạn sản xuất đạt tỷ lệ đạt, zeta đang ở giai đoạn phát triển sớm, và đợt tăng sản lượng của G11 là kế hoạch cho nửa cuối năm 2027. Các quyết định đầu tư và mua sắm cần đọc mỗi hạng mục ở đúng giai đoạn của nó, và không nên suy ra bất kỳ khối lượng cung ứng nào ở một ngày tương lai chỉ từ lộ trình này.
• Lưu trữ AI có thêm một tầng. Nếu các thiết kế SLC IOPS cao và NAND băng thông cao gần khối tính toán trở thành hiện thực, hệ thống phân tầng bộ nhớ và lưu trữ của một máy chủ AI sẽ chia nhỏ hơn ba tầng quen thuộc là HBM, DRAM và NAND. Các tiêu chí thiết kế hệ thống và tối ưu phần mềm thay đổi theo đó.

FAQ

Q1. Kiến trúc 4F-square mà Micron từ bỏ là gì, và điều gì thay thế nó? 4F-square là một kiến trúc ô nhớ DRAM phẳng mà Micron đã thử nghiệm trong khoảng hai thập kỷ. Trong các phát biểu lộ trình được đưa tin ngày 22 tháng 10 năm 2026, Micron cho biết hãng kết thúc con đường đó và chuyển vốn tương lai sang DRAM 3D. Các trục thay thế là liên kết wafer, được đưa vào ở 1-epsilon, cách sắp xếp 3D của logic CMOS DRAM, và kiến trúc dọc vHBM.

Q2. Lộ trình nút DRAM đi từ 1-delta tới eta angstrom như thế nào? 1-delta là nút lớp 10 nm thế hệ thứ bảy đang ở giai đoạn sản xuất đạt tỷ lệ đạt, với mật độ tăng 25%. 1-epsilon đưa vào liên kết wafer. Zeta angstrom là nút dưới 10 nm đầu tiên, đang ở giai đoạn phát triển sớm, và dùng High-NA EUV. Eta angstrom tiếp nối zeta và áp dụng vật liệu thử nghiệm. Các bước sau còn ở giai đoạn phát triển sớm hơn, và không phát biểu nào trong số này là một lịch trình xuất xưởng đã được xác nhận.

Q3. vHBM là gì, và yêu cầu CMOS của HBM4 và HBM4E khác nhau ra sao? vHBM là một kiến trúc HBM theo chiều dọc, được trình bày như một bước tiến xa hơn trong cấu trúc dọc của HBM. Về CMOS, Micron cho biết HBM4 không cần CMOS tiên tiến hơn để đạt các mục tiêu điện năng và hiệu năng của hãng, nhưng HBM4E sẽ cần. Không có con số hiệu năng theo thế hệ nào ngoài phát biểu đó được khẳng định ở đây.

Q4. Các kế hoạch cho NAND G11 và NAND lớp AI là gì? G11 dự kiến tăng sản lượng vào nửa cuối năm 2027, với hơn 400 lớp và liên kết wafer-on-wafer, hướng tới mật độ bit hơn gấp đôi G9, tốc độ I/O gấp 1,5 lần và năng lượng truyền thấp hơn. NAND lớp AI được trình bày theo hai nhánh: thiết kế SLC khối nhỏ IOPS cao, và NAND băng thông cao với các die NAND xếp chồng bằng TSV và các die logic đặt gần khối tính toán. Tất cả đều là phát biểu lộ trình, không phải sản phẩm đã xuất xưởng.

Nguồn

• Micron Technology, các phát biểu lộ trình được đưa tin ngày 22 tháng 10 năm 2026 — kết thúc 4F-square và chuyển hướng sang DRAM 3D; các nút 1-delta, 1-epsilon, zeta angstrom và eta angstrom; vHBM; yêu cầu CMOS của HBM4E; các kế hoạch LPDDR6, DDR6 và RDIMM; NAND G11 và các hướng NAND lớp AI

Bài viết này chỉ nhằm mục đích thông tin và không khuyến nghị mua hay bán bất kỳ chứng khoán nào. Các hạng mục lộ trình được mô tả là các phát biểu của công ty như đã được đưa tin, không phải lịch trình sản xuất hàng loạt hay xuất xưởng đã được xác nhận.

📩 Bỏ lỡ phân tích hôm nay? Nhận bản ngày mai qua email

Daily Silicon lúc 10:30 KST cùng các điểm chính từ báo cáo kết quả kinh doanh và phân tích, sớm nhất. Khi đăng ký, bạn chọn bản tin tiếng Hàn, Anh hoặc Nhật; phân tích tiếng Việt đăng mỗi ngày trên trang.

Đăng ký miễn phí →

Miễn phí · Không spam · Hủy bất cứ lúc nào