設計職缺不開，該轉驗證或PD嗎？順序才是答案

30秒摘要

• 驗證人力超越了設計人力。Wilson Research Group 2022年調查基準，2007–2022年每個專案平均投入人力年增率：驗證6.2%、設計2.7%。平均人力比1:1，處理器領域驗證：設計拉到5:1。
• 韓國求職市場也很熱。JobKorea統計，2026年Q3半導體大企業招聘公告年增102%。但有經驗者增157%、新鮮人只增55%——新鮮人能進的門比想像中窄。
• 繞路會變成永久。讀不懂RTL設計意圖的驗證工程師，是在「驗證自己設計不出來的東西」；讀不懂RTL的PD工程師，是在「實作自己讀不懂的東西」。一旦貼上的職稱，跳槽時會跟著你。
• 薪資事實（韓國）。半導體工程師平均base約8,296萬韓元，1–3年約5,854萬韓元，8年以上約9,564萬韓元（ERI SalaryExpert，2026年）。大學畢業工程師起薪SK海力士約5,400萬韓元、DB HiTek 4,800萬–5,300萬韓元左右。
• 答案是順序。先學RTL，再學驗證、邏輯合成、PD、STA／簽核。就算從驗證、PD入行，也要從RTL學起往前走。別往旁邊走，要往前走。

前言：被問最多次的問題

讀者問題中，這題最常出現。

「我想做RTL設計，但設計職缺一直不開。先從驗證或PD進去，之後再轉設計可以嗎？」

老實說：這條繞路大多會變成永久。從驗證進去的人會一直是驗證工程師，從PD進去的人會一直是PD工程師。不是意志不堅，是結構使然。

這篇文章用數據呈現這個結構，並給出給走這條路的人的答案——「順序」。

也要說清楚為什麼這問題不斷重複。「看不到設計職缺」的感覺不是錯覺，是結構的結果。RTL設計本質上是少數精銳的工作。一個設計師寫的RTL，由好幾個驗證工程師來驗證，是一般專案的樣貌，Wilson調查裡1:1到5:1的人力比就是證據。國內一份職涯研究（2026年8月撰寫，交叉比對過實際招聘公告）也把電路設計track中的驗證、DFT列為新鮮人招聘「寬廣」，AI半導體fabless的工程師新鮮人招聘則很少。也就是說，新鮮人感受到的「設計職缺消失」就是市場結構本身。

正文

事件1. 招聘市場說的事實：驗證職缺多是真的

先講事實。驗證職缺多是真的，而且是壓倒性地多。

Wilson Research Group的Functional Verification Study（2022年版）指出，2007到2022年，每個IC/ASIC專案平均最大投入人力的年均複合成長率（CAGR）是設計工程師2.7%、驗證工程師6.2%。驗證人力成長速度是設計的2.3倍。今天每個專案平均人力比，驗證：設計約1:1，處理器這類領域拉到5:1。（來源）

2020年版調查有更直接的數字：設計工程師把工作時間的47%花在驗證相關工作上。意思是做了設計也逃不開驗證。聽起來弔詭，但這不是「繞去驗證也行」的論據，而是「設計師也要懂驗證」的論據。（來源）

韓國市場也很熱。JobKorea統計，2026年Q3半導體、顯示器大企業招聘公告比去年同期成長102%。今年到Q3累計，半導體工程師公告成長55%。（來源）

但還要多讀一行。同一個調查裡，有經驗者公告成長157%，新鮮人公告只成長55%。解讀是AI記憶體需求變大，企業把重心放在「能立即上線的人力」。也就是說公告數增加了，但新鮮人能進的門比想像中窄。「驗證職缺多，先進去再說」的策略要成立，那扇門也得對新鮮人開著。

再多看一個數字。Wilson 2020年調查中，驗證工程師花最多時間的活動不是別的，正是除錯。但除錯說到底就是追蹤「RTL為什麼這樣動」的工作。讀不懂RTL的驗證工程師，除錯停在看波形、修測試平台；讀得懂RTL的工程師，除錯一路追到根本原因。同樣掛「驗證3年」職稱，這兩人的市場價值不同。這個差距接到事件3的槓桿故事。

誠實揭露一。「RTL設計 vs 驗證 vs PD的精確公告數字」這篇文章不提供。因為韓國求職平台（Saramin、JobKorea等）不公開職種別統計數字，文字上無法驗證。上面的數字基於可驗證的數據：專案人力結構（Wilson）和整體招聘趨勢（JobKorea）。需要職種別公告數比較的話，請直接問平台方或看付費報告。

拿到驗證offer的話，接受前先確認這三件事。第一，這個團隊有RTL design review文化嗎？驗證工程師會參加設計review的團隊，不學RTL都不行。第二，除了寫測試平台，有沒有用斷言式驗證或formal？方法越多樣的團隊，能學的越多。第三，公司內部轉職制度真的有在運作嗎？「之後轉設計」的計畫，只有在那扇門真的會開的公司才叫計畫。

事件2. 繞路變成永久的機制

職缺多，不代表繞路沒問題。繞路變成永久有三個機制。

第一，驗證是讀RTL設計意圖的工作。

寫UVM測試平台的技術本身學得會。問題在下一步。讀不懂RTL設計意圖——設計師為什麼這樣寫這段code——驗證工程師找的不是bug，而是停在確認「看起來會動的東西」。覆蓋率衝到100%，spec讀錯導致的bug還是抓不到。Wilson 2020年調查裡ASIC/IC專案約三分之二經歷過至少一次respin，這數字不是隨便出來的。驗證人力增加了，但驗證的品質不是人數能解決的。

第二，PD不懂「為什麼」就只是工具操作員。

跑CTS、做繞線、打時序ECO，這些都會。但不知道為什麼這個pipeline stage要在這裡、為什麼這個結構對時序有利，就沒辦法在PPA（功耗、效能、面積）取捨上做決策。照指令跑的人跟懂結構跑的人，差距從第3年開始殘酷拉開。

看個具體場景。出現setup違規。不懂RTL的PD工程師把ECO跑十遍把時序對上，結束。懂結構的工程師從時序報告的起點一路追回RTL。看是從哪個always block來的、FSM的哪個state。然後跟設計團隊說「這不是後端能修的問題，RTL階段就要多加一級pipeline」。這一句話就是senior和junior的差別。驗證也一樣。Spec只寫「兩個時脈域之間的訊號傳遞」。讀不懂RTL的驗證工程師看到功能模擬值有傳過去就給pass，不知道少了同步器。矽片上出現間歇性fail。讀得懂RTL設計意圖的工程師看code就抓到「這裡應該要有2-flop同步器，怎麼沒有」。

整理一下就是這樣：不懂RTL的驗證工程師驗證自己設計不出來的東西，讀不懂RTL的PD工程師實作自己讀不懂的東西。兩邊都做得出「會動的東西」，但不知道「為什麼會動」。而不知道「為什麼」的工程師，難題來了答不出來。

第三，職稱的慣性。

招聘市場用你的「最後一個職稱」叫你。驗證3年去應徵設計職位，面試官會這樣問：「為什麼想離開驗證？」然後你要跟RTL設計3年的人競爭。RTL讀得比他們差，卻坐在同一張桌子。1年時還做得到的轉換，3年後急遽變難，就是這個原因。繞路進去時很寬，出來時很窄。

想想履歷第一行：「OOO, Design Verification Engineer (2023–2026)」。招聘負責人6秒掃完履歷。那6秒決定你的下一個3年。職稱就是這樣產生慣性。

也說個誠實的例外。繞路走得通的情況確實有。從驗證、PD起步成功轉設計的人，共同點有兩個。第一，入職1–2年內自學RTL，親手做過小IP。不是「以後」，是「現在」就做。第二，待的公司內部真的有通往設計團隊的路。也就是說，有問題的不是繞路本身，是「繞路＋放著不管」。進去的職位上不學RTL，繞路就變永久；學了，繞路就變中繼站。

事件3. 薪資事實：賺錢的不是職稱，是槓桿

「所以驗證跟PD哪個錢多？」這題也用數據回答。

ERI SalaryExpert（2026年）基準，韓國半導體工程師平均base salary約8,296萬韓元。按年資：1–3年約5,854萬韓元，8年以上約9,564萬韓元。（來源）大學畢業工程師起薪SK海力士約5,400萬韓元、DB HiTek 4,800萬–5,300萬韓元左右。（來源1、來源2）

然後是誠實揭露二：RTL設計 vs 驗證 vs PD分開的職種別薪資區間公開數據，找不到。ERI數字也是職種混合基準。韓國大企業同一職級內，設計、驗證、PD的起薪差距不大，因為用同一套職級體系、同一張獎金表。

那薪資差在哪？不是職稱，是槓桿。讀得懂RTL的驗證工程師、懂架構的PD工程師、讀得懂前段設計意圖再簽核的STA工程師，身價高。STA／簽核工程師身價高的原因也一樣。簽核是要把流程每個階段的設計意圖全部讀完的位置，不懂前段就做不了。5年後的薪資差距，不是「哪個職稱」，而是「流程讀得多廣」拉開的。

全球市場的案例證明這點。2026年3月報導，NVIDIA給韓國HBM開發工程師有經驗者開出約25萬8,750美元（約3億7,300萬韓元）水準的年薪，MediaTek給HBM相關工程師也開約26萬美元。（來源）HBM是需要設計、製程、封裝經驗兼備的「實戰型人才」的領域。錢湧向的不是特定職稱，是「不可替代的理解」。HBM資歷貴，不是因為懂HBM的人少，是因為能處理那種複雜度的工程師稀有。不管驗證還是PD，到了那個理解水準的工程師，跟職稱無關都很貴。

事件4. 順序就是答案：從前端到後端法則

到這裡是診斷，現在是處方。答案很簡單：照順序學，先RTL。

照晶片做出來的順序學——從前端到後端——是最快的路。每個階段要拿到手的東西如下。

1. RTL Design —— Verilog/SystemVerilog、FSM、pipeline結構、CDC基礎。親手寫出「可合成的RTL」。沒有這個，後面所有階段都是黑箱。
2. Verification —— UVM測試平台結構、SVA（斷言）、功能覆蓋率收斂、formal概念。寫完RTL之後，學「怎麼證明自己寫的東西」。
3. Synthesis —— 約束（SDC基礎）、lint、網表跟RTL哪裡不一樣。
4. Physical Design —— 佈局規劃、電源規劃、CTS、繞線、實體驗證（DRC/LVS）概念。
5. STA / Signoff —— 時序約束撰寫、時序例外、時序收斂、簽核標準。

已經從驗證、PD入職的人，也有現實可行的計畫。工作之外每天1小時，6個月就夠。用Verilog親手寫UART、SPI這種小IP，跑邏輯合成，一路跑到STA。從「做」開始，不是「讀」。親手做過的人才讀得懂設計意圖。

上班時間也能學。驗證工程師的話，出bug時別先看測試平台，先看波形跟RTL。追「這個訊號為什麼這樣出來」的習慣，本身就是RTL閱讀訓練。PD工程師的話，看時序報告的起點／終點，別只看網表，一路追回RTL。3個月就會開始看懂「時序為什麼壞掉」。

6個月計畫具體排一下：1–2月，Verilog基礎＋親手寫小模組（UART TX）。3–4月，寫SPI slave這種大一點的IP跟測試平台，做到功能驗證。5–6月，跑邏輯合成，挑戰讀STA報告。這個順序就是上圖的1→2→3→5。PD（第4階段）用概念學習並行即可。

然後把整個過程放上GitHub。RTL code、親手寫的測試平台、合成報告、STA報告。證明「驗證2年但RTL也會讀會寫」的方法只有作品集。面試官不信嘴上說的，只看成果。履歷職稱是驗證，GitHub第一頁是RTL，故事就不一樣了。

核心濃縮成一句：別往旁邊走，要往前走。從驗證跳PD、從PD跳DFT橫著挪，不是移動，是漂流。以RTL為起點沿著流程往前走，才是職涯。

edu.vlsi.kr 延伸路線圖

這篇文章「照順序學」的主張，跟VLSI Edu的RTL2GDS路線圖看的是同一個方向。該頁面在「學到的技術能到達的下一個舞台」職涯視野區，展示設計、驗證、EDA、晶圓廠、設備企業的全球職涯地圖（Samsung、SK hynix、NVIDIA、Qualcomm、AMD、Arm、Intel、Broadcom、Marvell、Micron、TSMC、Cadence、Synopsys、ASML）。——這頁我親自開過確認了。

誠實揭露三：路線圖、教學詳細頁面用文字抓取打不開（JavaScript渲染網站），沒驗證到URL。下面是跟這篇文章順序直接連上的主題，VLSI Edu如果有（或將來有）這種頁面，照著走就行。

1. RTL設計路線圖 —— Verilog/SystemVerilog基礎 → 可合成RTL編碼 → AMBA協定（AXI/AHB）→ 親手設計小IP。事件4的第1階段。
2. 驗證路線圖 —— UVM測試平台結構 → SVA → 功能覆蓋率收斂 → 形式驗證概念。事件4的第2階段。
3. STA／簽核路線圖 —— SDC撰寫 → 時序例外 → 時序收斂 → 簽核標準。事件4的第5階段，也是薪資槓桿最大的區間。
4. PD路線圖 —— 佈局規劃 → 電源規劃 → CTS → 繞線 → 實體驗證。事件4的第4階段。

Chase's Take

我現在是Synopsys做PrimeTime/PrimeShield/PrimePower的Staff Product Engineer。STA跟簽核工具是本業，說起來我是站在「後端的盡頭」的人。

但在那之前我在SiFive Korea做RTL-to-GDS全包。Samsung 5nm到14nm，超過5次投片——Rebellions ATOM、FuriosaAI WARBOY、RHEA這些晶片的physical implementation從頭到尾都是我做的。

做後端工具的我跟新鮮人說「從前段學起」是有原因的。STA遇到時序違規，最後回去的地方是RTL設計意圖。寫SDC、判斷ECO，不懂前段就變成跟「工具吐出來的數字」打架。數字讀得懂，但不知道數字為什麼出來。我做PrimeTime最害怕的使用者就是這種使用者——相信工具、不懷疑RTL的使用者。

在SiFive做RTL-to-GDS時，投片前一晚我看最久的不是PrimeTime報告畫面，是RTL code。修時序最快的方法多半在RTL。這個經驗變成我現在做STA工具的標準：「用這個功能的工程師不懂RTL，這功能就是毒。」工具只有在懂前段的工程師手上才是像樣的武器。

所以我說「整體都要摸過一遍」。流程整段親手摸過的工程師，跟只懂一段的工程師，5年後是完全不同的人。從驗證、PD起步別後悔，但別停在那。從RTL學起往前走，順序就是答案。

常見問題

Q1. 從驗證起步真的回不去設計嗎？

不是回不去，是回去的成本每年變大。1年時不難，但3年後要跟RTL設計資歷者競爭，面試還會被問「為什麼想離開驗證」。所以不是「以後」，是「現在」就要學RTL。

Q2. PD薪水比設計低嗎？

韓國大企業同一職級內，設計、驗證、PD起薪差距不大，也沒有分職種的公開薪資區間數據（見上文事件3）。差距5年後拉開，但那不是職稱，是流程讀得多廣——槓桿的差距。

Q3. 驗證職缺比較多，直接以驗證為目標不行嗎？

驗證本身是很棒的職涯。問題是「想做設計」卻繞去驗證。目標是驗證的話，就瞄準驗證的頂點——形式驗證、UVM架構、驗證領導力。繞路在它是妥協而不是目標時才危險。

Q4. 現在在做驗證／PD，RTL怎麼開始？

工作之外每天1小時就夠。用Verilog親手寫UART、SPI這種小IP，跑邏輯合成，一路跑到STA。別只讀，動手做。親手做過的人才讀得懂設計意圖。照上面edu.vlsi.kr延伸區的RTL設計路線圖順序走就行。

本文是職涯觀點的一般資訊，不是投資、移民建議。