El cuello de botella oculto de HBM es el test: el muro de inspección tras las pilas de 16 capas

Resumen en 30 segundos

El verdadero cuello de botella de la carrera HBM no es el bonding: es el test. El estándar HBM4 (JEDEC JESD270-4, cerrado el 16 abr 2025) duplica la interfaz a 2.048 bits, amplía los canales independientes a 32 y escala las pilas hasta 16 capas y 512Gb (64GB). La aritmética es implacable: incluso con un rendimiento por die del 99 %, una pila de 12 capas rinde solo un 88,6 %; con un 95 %, cae a un 54 %. Como un solo die defectuoso condena toda la pila, la selección Known-Good-Die antes de apilar y la inspección completa después son obligatorias, y ese tiempo de inspección fija el ritmo de envío. El mercado lo confirma: Advantest elevó su previsión del mercado de testers de 2026 a USD 13.000-14.500 millones (resultados de jul 2026) y el test de memoria de Teradyne marcó un récord de USD 212 millones en el 2T 2026. El beneficio también se abre al ecosistema coreano de test: Techwing, YC, ISC y Leeno Industrial.

Background: la producción empezó y todas las miradas están en el bonding

El reloj de HBM4 ya corre. SK hynix completó su sistema de producción en masa de HBM4 en septiembre de 2025 y anunció en sus resultados del 2T 2026 el inicio de los envíos con ampliación en el segundo semestre. Samsung declaró el 12 feb 2026 el inicio de la producción y el envío comercial de HBM4, con 11,7 Gb/s estables (frente a los 8 Gb/s del estándar JEDEC) y una previsión de ventas de HBM más que triplicadas en 2026. Las muestras de HBM4E llegaron en el 1S 2026 (SK hynix) y se planean para el 2S 2026 (Samsung), con producción plena en 2027.

Sin embargo, la atención del mercado está en un solo lugar: el TC bonder que apila y une los dies, con Hanmi Semiconductor como referente — contrato de bonders para HBM4 con SK hynix por KRW 44.200 millones (jun 2026) e ingresos del 2T 2026 de KRW 251.100 millones. Hay que distinguir una cosa con claridad: el TC bonder es equipo de bonding (apilado), no de test. Por rápido que sea el bonding, si la capacidad de test que juzga si la pila es buena no acompaña, los envíos no crecen. En la generación HBM4, lo que se estrecha no es la velocidad de pegar, sino el tiempo de inspeccionar.

Deep Dive 1: el rendimiento se multiplica hacia abajo — el muro que construyen las 16 capas

La razón es aritmética. El rendimiento de la pila es el producto de los rendimientos de los dies (cálculo del autor, por rendimiento supuesto por die):

Un rendimiento por die del 95 % no es una mala cifra para un proceso DRAM. Pero apilando 16 de esos dies, más de la mitad de la salida es defectuosa. Un paquete de GPU lleva ocho pilas HBM, así que un fallo de pila descubierto tras el empaquetado destruye todo el paquete acelerador de alto valor. Por eso «apilar primero y probar al final» no funciona en HBM: el test en oblea que certifica cada die como Known-Good-Die antes de apilar, y el test Known-Good-Stack tras apilar —accesible solo a través del die base— son estructuralmente obligatorios.

HBM4 endurece la estructura. Según JEDEC JESD270-4 (16 abr 2025), las alturas de pila son 4, 8, 12 y 16 capas, con densidades de die de 24Gb o 32Gb. Dieciséis dies de 32Gb forman una pila de 512Gb (64GB); doce de 32Gb, 384Gb (48GB). La interfaz es de 2.048 bits por pila, el doble que los 1.024 bits de HBM3, y los canales independientes se duplicaron de 16 a 32. Hay más de 20.000 TSV y unos 16.148 microbumps por pila según análisis del sector (estimaciones, no especificaciones confirmadas). Más puntos de conexión significan más uniones y más ítems que inspeccionar, y con la especificación de voltaje subdividida (VDDQ 0,7-0,9V, VDDC 1,0V o 1,05V), el test debe ejecutarse más tiempo y bajo más condiciones.

Deep Dive 2: el test se desplaza a la izquierda — y el mercado de testers bate récords

La respuesta del sector es mover el test antes: un «shift-left». El flujo estándar actual, según describieron ejecutivos de testers y probers en medios técnicos en 2026, tiene tres etapas. Primero, a nivel de oblea, se prueban los circuitos internos, la memoria central y los TSV de los dies DRAM y del die base lógico, y el burn-in a nivel de oblea elimina los fallos tempranos para asegurar los KGD. Segundo, tras apilar, se prueba la pila completa a través del die base (KGS). Tercero, el test final de paquete. El burn-in no se puede comprimir: aplica estrés térmico y de voltaje prolongado, de modo que cuando crecen las alturas de pila y los ítems de test, también crece su duración. Al mismo tiempo, una interfaz de 2.048 bits con 32 canales infla los recursos de tester por dispositivo y erosiona el paralelismo: cuántos dispositivos puede manejar un tester a la vez.

Los números de mercado lo respaldan. El primer trimestre del año fiscal 2026 de Advantest (cerrado el 30 jun 2026, publicado en jul 2026) entregó ingresos de JPY 367.500 millones (+39 % interanual) y beneficio operativo de JPY 189.300 millones (+53 %). Los testers de memoria aportaron JPY 48.000 millones (+43 %), y la empresa elevó la previsión del mercado de testers de 2026 a USD 13.000-14.500 millones en total, con testers de memoria en USD 2.500-3.000 millones, un 19 % más que su previsión de abril. Teradyne cuenta la misma historia: en el 2T 2026, ingresos totales de USD 1.330 millones (+103,9 %) y test de memoria récord de USD 212 millones, por encima de USD 200 millones por tercer trimestre consecutivo, con un book-to-bill de memoria superior a 2 y una previsión de mercado de test de memoria para 2026 más de un 40 % mayor que en 2025. Cuando los dos líderes de testers imprimen récords a la vez, el test ya no es un apéndice del back-end.

Deep Dive 3: el ecosistema coreano de test — la apertura en equipos, sockets y pines

Este cuello de botella llega al ecosistema coreano de test en forma de resultados:

• Techwing (equipo de inspección dedicado a HBM): su producto central es el Cube Prober. Ingresos del 1T 2026 de KRW 52.400 millones (+51,4 %) y resultados preliminares del 3T 2026 de KRW 87.800 millones (+110,2 %) con beneficio operativo de KRW 18.000 millones (+153 %) (publicado el 14 oct 2026; cifras preliminares). En 2025, en cambio, los problemas de rendimiento de HBM4 retrasaron la adopción y el beneficio operativo cayó un 29,6 %: los ingresos del equipo de test están acoplados a los calendarios de rampa de los clientes.
• YC (testers de oblea): ingresos consolidados del 2T 2026 de unos KRW 105.000 millones (+31 %) y beneficio operativo de unos KRW 15.100 millones (+249 %, margen cercano al 14 %).
• ISC (sockets de test): ingresos del 2T 2026 de KRW 72.900 millones (+41 %) y beneficio operativo de KRW 21.300 millones (+55 %, margen del 29 %), con ingresos ligados a IA de KRW 59.100 millones (el 81 % del total). La mezcla importa: 78 % no-memoria frente a 22 % memoria — su centro de gravedad está en sockets de test final y SLT para aceleradores de IA y CPU de servidor, no en ventas directas de HBM.
• Leeno Industrial (pines y sockets de test, consumibles): los sockets y pines se desgastan con cada inspección, así que la demanda de reposición sigue al propio volumen de test. Ingresos del 1S 2026 de KRW 243.000 millones (+27,2 %) con beneficio operativo de KRW 120.800 millones (49,7 %).

En síntesis: el equipo que realiza la inspección completa (Techwing, YC) está en la línea directa de beneficio del ciclo de capex de HBM, mientras que las piezas consumidas en cada inspección (ISC, Leeno) cabalgan el volumen de test. El TC bonder de Hanmi no pertenece a esta foto: es equipo de bonding que comparte clientes y ciclo con el ecosistema de test, nada más.

Chase's Take: el test pasó de puerta de calidad a puerta de capacidad

Durante la mayor parte de la historia de los semiconductores, el test fue un centro de costes que filtraba defectos. En la generación HBM4 ese estatus se invierte: bajo la matemática multiplicativa del rendimiento, la capacidad de test es capacidad de envío. Una pila que no ha pasado la inspección es capacidad que no existe. La analogía más cercana está en el lado del diseño: el signoff. Por rápido que se implemente un chip, si no supera el signoff de temporización, el calendario de tape-out se detiene. El test de HBM se está moviendo exactamente a esa posición: si una línea de bonding apila 100.000 pilas al mes pero el burn-in y el KGS solo cubren 80.000, los envíos reales son 80.000. El resto es inventario — y plazo de entrega.

Desde la óptica coreana, la pregunta más interesante es la forma del beneficio. El equipo es una apuesta de alta varianza al calendario de rampa de un cliente. Los sockets y pines son distintos: como consumibles que se desgastan mientras exista volumen de test, se comportan menos como una apuesta direccional al ciclo y más como ingresos recurrentes ligados al volumen. El margen operativo de Leeno cerca del 50 % y el 81 % de ingresos de IA de ISC son esa estructura en números. Las debilidades son igualmente claras: como muestra la caída de Techwing en 2025, los resultados del equipo coreano de test están atados a los calendarios de rendimiento y producción de unos pocos clientes.

Implications

• La asignación del capex de memoria se desplaza: con la rampa de HBM4 en el 2S 2026, testers, probers y capacidad de burn-in reclamarán una parte mayor de la inversión. Que Advantest elevara su previsión de testers de memoria un 19 % en un solo trimestre es una señal temprana.
• El plazo de entrega se fija ahora en otro sitio: juzgar los plazos de suministro de HBM solo por las entregas de bonders ya no basta. La capacidad de inspección —burn-in a nivel de oblea y test KGS— determina la velocidad real de envío.
• Una ventana de revalorización para la cadena coreana: Techwing y YC están acoplados directamente a HBM; ISC y Leeno, al volumen de test de IA. Dos motores de crecimiento distintos conviven ahora en el ecosistema coreano de test, con las cautelas de las cifras preliminares (3T de Techwing) y del reconocimiento trimestral irregular de ingresos (YC).
• La próxima generación es más dura: con la producción plena de HBM4E prevista para 2027 y las muestras de HBM personalizado planeadas para 2027, los dies base llevan más lógica y los ítems de test se multiplican. El cuello de botella del test no es un fenómeno de una sola generación.

Nota: algunas cifras de este artículo —previsiones de mercado, cálculos de rendimiento— proceden de análisis públicos del sector y de presentaciones de resultados empresariales; las cifras preliminares se indican como tales en el texto.

FAQ

Q1. ¿Por qué el test se convierte en cuello de botella en HBM? Porque el rendimiento de la pila es el producto de los rendimientos de los dies. Incluso con un 99 % por die, una pila de 12 capas rinde solo un 88,6 %; con un 95 %, cae a un 54 %. Un solo die defectuoso puede condenar toda la pila, así que la selección KGD antes de apilar y la inspección completa después son obligatorias, y ese tiempo de inspección fija el ritmo de envío.

Q2. ¿Cuál es la diferencia entre el test KGD y el KGS? El test KGD (Known-Good-Die) verifica a nivel de oblea, antes de apilar, que cada die individual es bueno, usando burn-in a nivel de oblea para eliminar fallos tempranos. El test KGS (Known-Good-Stack) se ejecuta tras apilar y prueba la pila completa a través del die base. Como el interior de una pila HBM4 solo es accesible a través del die base, ambas etapas son necesarias.

Q3. ¿El TC bonder de Hanmi Semiconductor también es equipo de test? No. Un TC bonder (termocompresión) es equipo de bonding (apilado) que une dies, no equipo de test. Los ingresos de Hanmi en el 2T 2026 (KRW 251.100 millones) y su contrato de suministro de bonders TC para HBM4 con SK hynix por KRW 44.200 millones (jun 2026) señalan una expansión de la capacidad de bonding, no de test.

Q4. ¿Qué empresas coreanas se benefician directamente del test de HBM? En equipo, Techwing (Cube Probers dedicados a la inspección de HBM) y YC (testers de oblea de memoria) se vinculan directamente a HBM. ISC y Leeno suministran sockets y pines de test —consumibles— y, en el caso de ISC, los productos no-memoria fueron el 78 % de los ingresos del 2T 2026, por lo que conviene distinguir beneficiarios directos y vinculados al volumen.

Sources

• Estándar JEDEC HBM4 (JESD270-4) (16 abr 2025): https://www.jedec.org
• Análisis técnico del shift-left en test de HBM (2026): https://semiengineering.com/hbm-shifts-testing-left-to-preserve-ai-chip-yield/
• Advantest, resultados del 1T del AF2026 (jul 2026): https://www.advantest.com
• Teradyne, resultados del 2T 2026 (jul 2026): https://www.teradyne.com
• Samsung Electronics, anuncio de producción de HBM4 (12 feb 2026): https://news.samsung.com
• SK hynix, resultados del 2T 2026: https://www.skhynix.com

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