CFET（Complementary FET）とは？ GAAの次を担う1nm時代の中核トランジスタ

なぜ今CFETなのか

2026年現在、ファウンドリーの先端ノードで量産の主役を担うのは、2nm級GAA（Gate-All-Around）ナノシートだ。TSMC N2は本格的なランプアップに入り、Samsung FoundryのSF2も同世代で競争している。しかし、トランジスタ構造そのものより先に限界が見え始めた指標がある。標準セル高さ（cell height）だ。

FinFET時代の6T（6-track）から始まり、GAAへの移行とともに5Tまで縮小したが、4T以下へさらに下げるには、NMOSとPMOSを左右に並べる平面配置そのものを崩す必要がある。そこに登場するのがCFET（Complementary FET）だ。imec、Intel、TSMCが公開した長期ロードマップでは、CFETはおおむねA10・1nm領域（2029～2031年の量産時期）をターゲットとしている。2025年前後からIEDM・VLSI SymposiumではCFETテスト構造の成果発表が急速に増えており、単純なトランジスタのデモを超え、SRAMビットセル単位の成果まで登場し始めたというのが業界の見方だ。つまりCFETはもはや「遠い将来の候補」ではなく、すでに2世代先のノードにおけるベースライン候補へ入った段階だ。

CFETの実体：NMOSの上にPMOSを積む

CFETとは端的に言えば、NMOSとPMOSトランジスタを水平ではなく垂直に積層（stack）する構造だ。従来のFinFET・GAAでは、1つのセル内でNMOSのフィン／シートとPMOSのフィン／シートを左右に配置し、その間の分離（N-P separation）がセル高さの下限を事実上決めていた。CFETは2つのトランジスタを上下に積み、その分離をz軸へ移す。結果としてセルのフットプリントが縮小し、4Tまたはそれ以下のセル高さが可能になる。

実装方式は大きく2つに分かれる。

• monolithic CFET：単一ウェハー上で1回のエピタキシャル成長によりNMOSチャネルとPMOSチャネルを同時に形成し、ゲートとコンタクトまで統合したフローで作る。プロセスフローは比較的単純だが、NMOSとPMOSが同じthermal budgetを共有するため、PMOSのSiGeチャネルとNMOSのSiチャネルの双方を損傷させずに処理しなければならない。2層間のドーピング分離やsource/drain分離も難しい。
• sequential CFET：下層にPMOSを先に完成させ、別のウェハーに形成したNMOS層をボンディングで移し、その上に積層する。上下のトランジスタを個別に最適化できるため、チャネル材料の自由度は高いが、上層の形成時に下層トランジスタを損傷させないよう、おおむね500°C以下の低温thermal budget内ですべての活性化とゲート形成を終える必要がある。

どちらの方式も、GAAナノシートとforksheetで磨かれたチャネル形成技術をそのまま使い、その上にもう1層を積むと考えればよい。つまりCFETはまったく新しいトランジスタというより、GAAの上にz軸方向の1段を加えた進化経路に近い。

なぜ難しいのか：問題はチャネルではなく、その周辺

発表スライドだけを見れば順調に見えるが、CFETの本当の難しさはチャネル自体ではなく、その周辺にある。

1）コンタクトとMOL（Middle-of-Line）配線。 上下2つのトランジスタのsource/drainとゲートを、すべてセル外へ引き出さなければならない。上側トランジスタのコンタクトを下へ降ろすか、側面へ引き出す経路が必要であり、このコンタクトスタックの抵抗（R_contact）がそのままセル性能を決める。さらに、BSPDN（裏面電源供給）との併用が事実上の基本前提であるため、上側の信号コンタクト、下側の電源コンタクト、そして2つのトランジスタ間のisolationを1つのセル内にすべて詰め込まなければならない。

2）熱（thermal）。 トランジスタを上下に積層すると、単位面積当たりの発熱もそのまま累積する。上層トランジスタで発生した熱が下層へ抜ける経路は狭く、同じクロックでもhotspot温度が高くなる。パッケージ側の熱対策（Cu pillar、液浸冷却）がどれほど向上しても、セル単位の熱密度はEDAレベルのthermal-aware placementとpower gatingで改めて解決する必要がある。

3）EDAと標準セルライブラリ。 CFETではトランジスタのトポロジーが変わるため、標準セル自体を再設計しなければならない。PMOSとNMOSのlayer位置、pin access、M0/M1配線ルールがすべて変わる。RC抽出モデル、デバイスモデル（BSIM後継）、SPICEライブラリをすべて新たに用意する必要があり、PnRツールがこれを取り込むにはSynopsys・Cadenceとファウンドリー間の協業サイクルがもう一度必要になる。量産直前のノードで最も頻繁に行き詰まるポイントだ。

4）Yieldとテスト。 2つのトランジスタを1つのセルに積むということは、一方がfailすればセル全体が機能しなくなることを意味する。同じdefect densityを仮定すると、セル単位のyield損失が増える構造であり、上層と下層を個別に診断（diagnostics）するDFT手法も新たに詰める必要がある。

誰が先行しているのか：imecハブとBig 3ファウンドリー

現時点でCFETは量産技術ではなく、R&D段階の技術だ。したがって「誰が先行しているか」は量産シェアではなく、発表済みデモとロードマップの具体性で判断される。

• imec：事実上、CFET研究のハブだ。2018年前後からCFETの概念を本格的に推進しており、毎年IEDM・VLSI Symposiumでmonolithic・sequential双方のデモを更新している。会員企業であるIntel・TSMC・Samsung・SK hynixが、いずれもimecの成果を共有する仕組みだ。
• Intel：RibbonFET（GAAの独自名称）をまず18Aに適用した後、次のノードからCFETを検討する方針を公に示してきた。自社R&DチップによるCFET構造の成果をIEDMなどで発表している。
• TSMC：A14・A10ロードマップを公開し、CFETをその時期のトランジスタ候補として挙げている。報道ベースでは、sequentialよりmonolithicフローを優先的に検討しているとの分析が多い。
• Samsung Foundry：GAAを最初に量産した企業らしく、次の段階となるCFETの研究にも積極的だ。imecとの共同発表や、自社のSAIT（Samsung Advanced Institute of Technology）を通じた成果公開が続いている。

装置分野では、ASML（High-NA EUV）、Applied Materials・Lam Research（エピ・エッチング）、Tokyo Electron（コーター・デベロッパー）、そしてボンディング装置を供給するEV Group・SUSSが、sequential CFETのシナリオで中核的な位置を占める。CFETがどの陣営の強みにより適合するかは、どの装置エコシステムがより早く成熟するかという問題でもある。

韓国の視点：Samsung Foundryの必須カード、SK hynixへの間接的影響

韓国の立場から見ると、CFETの意味は2つに分かれる。

Samsung Foundryにとって、CFETは必ず確保すべき技術だ。2nm GAAでTSMCとの差をある程度縮めたとしても、1nm領域でCFETの導入時期とyield曲線を逃せば、再び1世代後れを取る。自社SAITのデバイスR&D能力と、EDAパートナー（Synopsys・Cadence）との協業速度が、セルライブラリの準備時期を決める。monolithicかsequentialかという選択も、自社の装置・材料エコシステムの強みによって分かれ得る点で、単なるデバイス上の意思決定ではなく、産業政策レベルの決定に近い。

SK hynixはロジックトランジスタを直接製造してはいないが、HBM4・HBM4E以降のベースダイをファウンドリー、とりわけTSMCへ外注する流れが定着するにつれ、CFETノードが利用可能かどうかがベースダイのコントローラー複雑度に直結する。つまりメモリー企業であっても、ロジックトランジスタのノード動向を監視すべき時代だ。

韓国の装置・材料エコシステムの観点では、チャネルエピ、低温ボンディング、コンタクトメタル、EUVマスクブランクなど、CFETが一段と厳しい要件を課す領域で、韓国企業がどこまで追随できるかが注目点となる。率直に言えば、この領域の中核装置は依然として米国・日本・オランダの3カ国が握っており、韓国は補助プロセスで足場を築こうとしている構図に近い。

Watch points：今後6～12カ月で見るべき点

CFETは長期的には2030年前後を見据えた技術だが、今後6～12カ月の間に意味のあるシグナルが出る可能性がある。

• IEDM 2026 / VLSI Symposium 2026での発表：imecと主要ファウンドリーが、monolithic CFET SRAMビットセルとsequential CFETリングオシレーターの成果をどこまで高めるか。
• TSMC A14の本格発表：A14は第2世代GAAとなる可能性が高いが、その次のA10でCFETに明示的に言及するかどうか。
• IntelのCFETロードマップ具体化：18Aの量産安定化後、次世代ノード（14A後継）でCFETが実際の製品ノードに採用されるか。
• EDAツール対応の発表：Synopsys・CadenceがCFET標準セルとPnRフローを正式にサポートする時期。こうした発表が量産の1.5～2年前に行われるパターンを踏まえれば、時期を推定できる。
• High-NA EUVの量産導入：CFETはcell heightが縮小する分、より小さなピッチを必要とし、それがHigh-NA EUVへの依存度をそのまま高める。

FAQ：混同しやすいポイント

Q. CFETとGAAの違いは？ GAAはゲートがチャネルの全周を囲む構造への変更にとどまり、NMOSとPMOSは依然として左右に配置される。CFETはその2つのトランジスタを上下に積層し、セル高さ自体を縮小する追加段階だ。

Q. CFETはBSPDNと併用する必要があるのか？ ほぼそうだ。上側トランジスタまでコンタクトを引き出しながら電源ラインもセル上部に置くと、配線は事実上成立しない。BSPDNによって電源網を裏面へ移して初めて、CFETの配線を合理的に完結できる。

Q. monolithicとsequentialのどちらが勝つのか？ プロセスの単純さではmonolithicが優位だが、チャネル材料の自由度はsequentialの方が高い。これまでに公開された成果を見る限り、どちらか一方が圧倒してはいない。各社の装置・材料面の強みに応じて、異なる選択がなされる可能性が高い。

Q. 量産時期は？ 公開ロードマップではおおむね2029～2031年だが、EDA・yield・コンタクトのいずれか1つでもずれれば、1世代（約2年）延期されるのがこの領域のパターンだ。