RTLから学ぶフルスタックチップ設計ロードマップ：テープアウト順に学ぶ7段階

30秒サマリー

• チップ設計はテープアウトの順番通りに学べ。デジタルロジック → RTL設計 → 検証 → 合成 → 物理設計 → STA／サインオフ → テープアウト、この順番が正解だ。
• RTLを先に学ぶ理由：後ろの段階（検証・PD・STA）はすべて前段階の成果物を読み、判断する仕事だ。RTLを読めなければ、波形も、タイミングレポートも、コンジェスチョンマップも半分しか読めない。
• 後ろから始めると「自分の段階は知っているがチップは知らない」エンジニアになる。STAレポートは読めてもRTLバグは見つけられず、PDフローを回せてもタイミング違反の原因を特定できない。
• オープンソースツールだけで7段階すべてを自宅で回せる。Icarus Verilog／Verilator → Yosys → OpenROAD／OpenLane → OpenSTA → Magic／KLayout＋Sky130 PDK。OpenROADはEfabless MPWシャトルを通じて600回以上実際のテープアウトに使われた検証済みフローだ。
• 7段階一周は独学基準で12〜18ヶ月。各段階で小さなプロジェクトを一つずつ完成させるのが基準だ。一段階も飛ばすな。

イントロ：なぜ順番が実力なのか

半導体就活生が最もよくする質問がある。「検証から学ぶべきですか、PDから学ぶべきですか？」塾のカリキュラムはどちらかを選べと言い、コミュニティでは「STAが稼げる」という話が回る。

正直に言おう。どの段階から始めるかより重要なのは、前段階を飛ばさないことだ。チップ設計はパイプラインだ。前段階の出力が後段階の入力になる。これを逆向きに学ぶと、各段階のツールは使いこなせるのにチップは理解できない奇妙な状態に陥る。

私がこの言葉を言う資格がある理由は単純だ。私はバックエンドツール（PrimeTime／PrimeShield／PrimePower）を作る人間であり、同時にSiFive Korea時代にSamsung 5〜14nmでRTLからGDSIIまで全工程を直接所有し、5回以上のテープアウト（Rebellions ATOM、FuriosaAI WARBOY、RHEAを含む）を経験した。だから断言する。後ろから学ぶな。前から学べ。

Deep Dive：7段階ロードマップ

Stage 1. デジタルロジック——すべての土台

学ぶこと：ブール代数、コンビネーショナルロジック（MUX、デコーダ、エンコーダ）、シーケンシャルロジック（フリップフロップ、ラッチ）、有限状態機械（FSM）設計、カルノー図、タイミング基礎（セットアップ／ホールド概念）。数学ではなく「クロック1ティックに何が起きるか」を体で理解する段階だ。

初心者の罠：「論理回路は学部で習ったからパス」と飛ばすこと。FSMを紙に描かずにVerilogから打ち始める人が後でCDCバグを掴めない。学部で授業を受けたから終わりではない。直接描いて、タイミングダイアグラムを手で描いてみろ。

期間：2〜4週間。HDLBitsのコンビネーショナル／シーケンシャル問題で検証。

次の段階：edu.vlsi.kr 44キャリアパス地図のVLSI Foundationsロードマップ（64 skills）で基礎スキルのチェックリストを確認できる。

Stage 2. RTL設計——チップの言語を学ぶ

学ぶこと：Verilog／SystemVerilogの合成可能サブセット、ブロッキング vs ノンブロッキング代入、FSMコーディングスタイル、パラメータ化モジュール設計、基本インターフェース（AXI-lite程度）、CDC（クロックドメインクロッシング）基礎。シミュレータはIcarus Verilog、lintはVerilator、波形はGTKWave——すべて無料だ。

初心者の罠：Verilogをソフトウェア言語のように使うこと。forループを回せばハードウェアが「繰り返し実行」されるのではなく回路が複製されることを知らなければ、合成結果がおかしくなる。そしてラッチ推論——always @(*)ブロックですべてのケースをカバーしなければ意図しないラッチが生じる。これは面接の定番質問でもある。

期間：2〜3ヶ月。目標プロジェクト：FIFO＋アービタ＋簡単なUARTコントローラを直接設計し、テストベンチで検証まで。

次の段階：edu.vlsi.kr 44キャリアパス地図のRTL Designロードマップ（64 skills）。

Stage 3. 検証——チップが正しいことを証明する

学ぶこと：SystemVerilogテストベンチ作成、カバレッジ駆動検証（コードカバレッジ＋機能カバレッジ）、コンストレイント付きランダム刺激、UVMの基本構造（agent、sequencer、driver、monitor、scoreboard）。業界ではASICの全工数の約70%が検証に使われるというほど、検証はチップ設計の本体だ。

初心者の罠：「検証＝テストを回すこと」と理解すること。カバレッジプランなしにランダムテストを回すのはボタンを押すだけだ。本当の検証は「何を証明すべきか」を先に書き（coverage plan）、それを閉じていく（closure）作業だ。RTLを読めない検証エンジニアはバグを見つけても原因を説明できない。だからStage 2が先だ。

期間：2〜4ヶ月。目標：Stage 2で作ったUARTにUVM-liteスタイルのテストベンチを付けて機能カバレッジ100%を閉じてみる。

次の段階：edu.vlsi.kr 44キャリアパス地図のDesign Verificationロードマップ（64 skills）。

Stage 4. 合成——RTLをゲートに翻訳する

学ぶこと：論理合成の原理（テクノロジマッピング）、SDCタイミング制約（create_clock、set_input_delay、set_output_delay）、lint／CDCチェック、合成可能なコーディングスタイルと不可能なスタイルの境界。オープンソースはYosys、業界標準はDesign Compiler系だ。

初心者の罠：「合成できないコードは合成ツールが勝手に直してくれる」という錯覚。直してくれない。合成ツールはあなたの意図を推測しない。Stage 2でラッチを作ればStage 4でそのラッチがそのままゲートになる。だから合成を学ぶとRTLコーディングスタイルが完全に変わる——これが前段階を先に学ぶべき理由の実証だ。

期間：1〜2ヶ月。目標：YosysでStage 2の設計をSky130セルに合成し、タイミングレポートを読めるようになること。

次の段階：edu.vlsi.kr 44キャリアパス地図のSynthesis / Constraints / Front-End Implementationロードマップ（64 skills）。

Stage 5. 物理設計——ゲートをシリコンに置く

学ぶこと：フロアプラン、電源供給ネットワーク（PDN）、配置、クロックツリー合成（CTS）、配線、コンジェスチョン解析。オープンソースはOpenROAD／OpenLane——前述の通り600回以上実際のテープアウトに使われたフローだ。業界ではICC2／Innovusを使う。

初心者の罠：PDを「フローボタン押し」として学ぶこと。本当のPDの実力はフロアプランとコンジェスチョン判断から出る。コンジェスチョンが爆発したとき「ツールが何とかするだろう」ではなく、RTL構造の問題なのかフロアプランの問題なのか配置密度の問題なのかを見分ける目が実力だ。その目はStage 2〜4を知って初めて生まれる。RTL構造を知らないPDエンジニアはコンジェスチョンの前で無力だ。

期間：2〜4ヶ月。目標：OpenLaneで小さなブロック（例：Stage 2のアービタ）をGDSIIまで通してみる。

次の段階：edu.vlsi.kr 44キャリアパス地図のRTL-to-GDS / Physical Implementationロードマップ（97 skills）。

Stage 6. STA／サインオフ——時間が合っていることを証明する

学ぶこと：セットアップ／ホールドタイミング、OCV／AOCV／POCVバリエーションモデル、クロストーク遅延／ノイズ、マルチコーナー・マルチモード（MCMM）解析、ECO（engineering change order）。オープンソースはOpenSTA、業界標準はPrimeTimeだ——私が毎日作っているツールだ。

初心者の罠：一つの数字（WNS = 0）に執着すること。制約（SDC）が間違っていれば「clean」レポートは嘘だ。フォルスパスを乱発してタイミングが合ったように見せかけるのは、面接官が最も嫌うパターンであり実務でチップを殺すパターンだ。STAはレポートを読むのではなく、そのレポートを信じていいのかを判断する仕事だ。その判断力はStage 2（RTL構造の理解）とStage 4（制約の理解）から出る。

期間：2〜3ヶ月。目標：OpenSTAでStage 5の成果物のタイミングを解析し、本物の違反と偽の違反を区別できるようになること。

次の段階：edu.vlsi.kr 44キャリアパス地図のSTA / Timing Signoffロードマップ（88 skills）。

Stage 7. テープアウト——工場に送る

学ぶこと：DRC／LVS、アンテナルール、メタルフィル、ECOフリーズプロセス、GDSIIハンドオフとマスクデータ準備。Magic／KLayoutでDRC／LVSを直接回してみるのがオープンソースルートだ。

初心者の罠：「GDSIIが出たから終わり」という考え。本当の終わりはポストシリコンブリングアップでチップが生きて動いたときだ。テープアウトは終わりではなく、前6段階の判断の総和が合っていたかをシリコンが採点する試験だ。

期間：1〜2ヶ月（学習基準）。目標：Stage 5〜6のブロックをDRC／LVSクリーンまで持っていく。

edu.vlsi.kr連携ロードマップ：次の段階はここで

この記事はロードマップの地図だ。実際の登山はVLSI Korea Educationで続けろ。各段階にマッチするキャリアロードマップが用意されている。

• VLSI Korea Educationホーム——RTL2GDS学習プラットフォームの起点。ロードマップ・学習・面接・実習セクションにつながる。
• 44の半導体キャリアパス全体地図——この記事の7段階と1対1でマッチするロードマップ集。RTL Design（64 skills）→ Design Verification（64 skills）→ Synthesis / Constraints / Front-End Implementation（64 skills）→ RTL-to-GDS / Physical Implementation（97 skills）→ STA / Timing Signoff（88 skills）の順に辿ればいい。各ロードマップは段階別スキルと検証済み学習資料につながる。
• 半導体教育イベントカレンダー——オフラインセミナー・ワークショップ日程。一人で詰まる区間はオフラインで質問するのが一番早い。

正直に言うことが一つある。現在のedu.vlsi.krにはキャリアパス別ロードマップはあるが、この記事の7段階を順番に辿る「RTLファースト実習トラック」形式の単一チュートリアルページはまだない。各段階のハンズオンラボ（Yosys合成実習、OpenLane PD実習、OpenSTAタイミング解析実習）をテープアウト順に束ねたページができればこの記事のファネルが完成する。そのページができるまでは、上の44パス地図の5つのロードマップを順番に踏むのが最善だ。

Chase's Take

私はバックエンドツールを作る人間だ。PrimeTime、PrimeShield、PrimePower——チップ設計フローの一番後ろ、サインオフ段階のツールを毎日触る。ところが私が後輩たちに最も強く言うのは「前から学べ」だ。矛盾に聞こえるか？違う。後ろに長くいるほど前がどれだけ重要かを骨身に染みて知るからだ。

SiFive Korea時代、私はSamsung 5〜14nmでRTLからGDSIIまで全工程を直接所有した。Rebellions ATOM、FuriosaAI WARBOY、RHEA——5回以上のテープアウトを経て悟ったのは一つだ。どの段階で詰まっても、答えは常に前段階にある。タイミングが合わなければRTL構造を解体しなければならず、コンジェスチョンが爆発すればフロアプランではなくマイクロアーキテクチャが問題な場合が多い。前を知らない後ろのエンジニアは症状だけ追う。

「全体的に全部やってみなければならない」。これが私の持論だ。スペシャリストになるなという意味ではない。深さは後で掘ればいい。だが最初の1〜2年は7段階を一周しろ。その一周が一生の羅針盤になる。どこにいてもチップ全体が見えるエンジニア——それが市場で最も高いエンジニアだ。

FAQ

Q1. RTLを知らなくても検証やSTAから始められますか？

可能ではある。塾もそう教える。だが代償がある。RTLを読めない検証エンジニアはバグレポートを書いても原因を特定できず、STAエンジニアは違反の前で「RTLチームに聞いてください」を繰り返すだけになる。始めることはできるが、結局前段階に戻ってくることになる。最初から順番通りに行くのが回り道をしない道だ。

Q2. オープンソースツールだけで7段階すべてを実習できますか？

できる。Icarus Verilog／Verilator（シミュレーション）→ Yosys（合成）→ OpenROAD／OpenLane（PD）→ OpenSTA（STA）→ Magic／KLayout（DRC／LVS）＋Sky130 PDK。OpenROADはEfabless MPWシャトルを通じて600回以上実際のテープアウトに使われた。業界ツール（Design Compiler、ICC2／Innovus、PrimeTime）とはボタンの位置は違うが、学ぶ概念は同じだ。

Q3. 7段階を回るのにどれくらいかかりますか？

独学基準で12〜18ヶ月が現実的だ。段階別にはデジタルロジック2〜4週間、RTL 2〜3ヶ月、検証2〜4ヶ月、合成1〜2ヶ月、PD 2〜4ヶ月、STA 2〜3ヶ月、テープアウト1〜2ヶ月。各段階で「動く成果物一つ」が基準だ。早く行こうと段階を飛ばせば後で二倍になって返ってくる。

Q4. アナログやメモリ設計もこの順番で学べばいいですか？

このロードマップはデジタルフロントエンド→バックエンド基準だ。アナログ／メモリ／パッケージは別の軸だ。ただしデジタルロジックとRTLの感覚はアナログエンジニアにも役立ち、STA／サインオフの概念はメモリインターフェース（DDR、HBMコントローラ）設計と直接つながる。軸は違っても「前段階の理解が後段階を生かす」という原理は同じだ。

この記事は学習ガイドであり進路アドバイスではありません。ツールとフローは変わり続けるので、最新の公式ドキュメントで相互確認してください。