High-NA EUV는 왜 12-inch photomask를 필요로 하나: 해상도 다음 병목은 field다

Engineering · 2026년 9월 19일 · 13분

High-NA EUV는 더 작은 pattern을 한 번에 찍기 위해 NA를 0.33에서 0.55로 키운다. 그런데 ASML, TSMC, Samsung, Intel이 2026년 9월 같은 주에 12-inch photomask와 stitching을 동시에 말한 이유는 해상도 자체가 아니라 exposure field와 mask ecosystem이 다음 병목이 됐기 때문이다.

High-NA EUV의 약속은 단순하다. 같은 13.5nm EUV 빛을 쓰되 projection optics의 numerical aperture를 0.55로 높여 더 작은 구조를 더 선명하게 찍는다. ASML의 EXE:5000 제품 설명은 0.33 NA NXE 대비 8nm resolution, 1.7배 작은 feature, 2.9배 transistor density 가능성, 40% 높은 imaging contrast를 내세운다.[1]

그런데 2026년 9월의 실제 발표는 “더 잘 찍는다”에서 끝나지 않았다. ASML과 TSMC는 12-inch photomask 전환 initiative를 발표했고, Samsung은 같은 전환에 합류하며 2028년 DRAM high-volume manufacturing에 High-NA EUV를 도입하겠다고 밝혔다. Intel과 ASML은 6-inch mask에서 High-NA를 쓰기 위한 stitching과 PDK 해법을 함께 강조했다.[2][3][4]

VLSI Korea view: High-NA EUV의 첫 병목은 scanner 해상도가 아니라 “좋아진 해상도를 얼마만큼의 wafer field와 fab productivity로 바꿀 수 있는가”다.

High-NA는 빛을 바꾸지 않고, 받아들이는 각도를 키운다

EUV lithography에서 13.5nm라는 파장은 그대로다. 더 작은 pattern을 얻는 한 방법은 projection optics가 더 넓은 각도의 빛을 받아들이게 하는 것이다. 이 각도와 관련된 값이 numerical aperture, 즉 NA다. NA가 커지면 더 높은 spatial frequency를 image로 전달할 수 있다.

하지만 NA를 키우면 lens가 아니라 mirror로 구성된 EUV optical column의 geometry가 같이 바뀐다. EUV는 공기에도 흡수되기 때문에 optical path는 vacuum 안에 있어야 하고, reticle은 투과형 유리판이 아니라 multilayer reflector다. ASML 설명처럼 EUV reticle은 pattern을 반사해 wafer 쪽으로 보내며, system은 reticle pattern을 축소해 wafer에 인쇄한다.[1]

0.55 NA로 가면 같은 6-inch mask와 같은 full-field geometry를 그대로 유지하기 어렵다. 그래서 High-NA EUV는 anamorphic optics를 쓴다. 한 방향은 4x, 다른 방향은 8x로 다르게 축소한다. 이 선택은 기존 6-inch mask ecosystem을 최대한 보존하지만, wafer에서 한 번에 노광되는 field가 한 방향으로 줄어든다. Imec의 High-NA 설명도 6-inch mask는 보존하되 한 방향 설계가 늘어나고 image field가 절반으로 잘린다고 설명한다.[5]

여기서 병목이 생긴다. 0.33 NA EUV에서 익숙한 full field는 대략 26mm x 33mm다. High-NA에서 현재 6-inch mask를 쓰면 한쪽 치수가 절반인 half field, 약 26mm x 16.5mm로 다뤄야 한다. 작은 die는 이 안에 들어갈 수 있다. 큰 logic die, accelerator tile, reticle-limit에 가까운 design은 한 번에 담기 어렵다.

문제는 “더 작은 선”이 아니라 “큰 chip을 어떻게 나눠 찍느냐”다

반도체 독자는 흔히 lithography를 선폭 경쟁으로 읽는다. 하지만 생산 fab에서는 선폭만큼 중요한 질문이 하나 더 있다. 한 번의 exposure로 얼마만큼의 wafer area를 pattern할 수 있는가다.

Field가 작아지면 두 가지 비용이 생긴다. 첫째, large die를 half field 안에 맞게 floorplan해야 한다. chip boundary, macro 배치, 반복 구조, scribe line, overlay budget이 field geometry의 제약을 받는다. 둘째, 큰 pattern을 두 번 이상 찍어 이어 붙이는 reticle stitching을 써야 할 수 있다.

Stitching은 concept으로는 단순하다. die의 왼쪽 절반과 오른쪽 절반을 다른 exposure로 찍고, wafer 위에서 boundary가 맞도록 겹쳐 정렬한다. 그러나 실제 공정에서는 seam 주변 overlay, critical dimension variation, resist/process bias, OPC, metrology, yield monitoring이 모두 어려워진다. boundary가 logic path, SRAM array, clock grid, power grid 중 어디를 지나가느냐에 따라 설계 부담도 달라진다.

Intel과 ASML이 2026년 9월 발표에서 “6-inch mask 안에서 floor-planning하거나 stitching capability와 PDK solution을 활용할 수 있다”고 말한 이유가 여기에 있다. Intel은 High-NA EUV를 select layer에 쓰는 Panther Lake 관련 production과 R&D, tool certification을 합쳐 100만 장 이상의 wafer를 처리했다고 밝혔다. 동시에 Intel은 6-inch mask로 당장 value를 만들고, 장기적으로는 6 x 12-inch mask evolution을 지원한다고 설명했다.[4]

같은 High-NA scanner라도 small die에는 half field가 큰 문제가 아닐 수 있다. 병목은 large die, mask count, stitching overlay, 그리고 scanner productivity가 함께 만나는 지점에서 커진다.

12-inch mask는 full field를 되찾기 위한 산업적 우회로다

ASML과 TSMC의 12-inch photomask initiative는 이 trade-off를 겨냥한다. 두 회사는 2026년 9월 7일 SPIE BACUS Conference 직전 industry initiative를 만들었고, 2031년 12-inch mask pilot line, 2033년 advanced-node production을 위한 full lithography system readiness를 목표로 제시했다.[2]

핵심은 photomask의 면적이다. 지금의 6-inch mask에서 anamorphic optics를 쓰면 wafer field가 줄어든다. 더 큰 mask format으로 가면 High-NA optics의 이득을 쓰면서도 더 넓은 field를 제공할 수 있다. 발표문은 12-inch mask가 fab productivity를 높이고 chipmaking cost를 낮추며 stitching constraint를 제거할 것으로 기대된다고 적었다.[2][3]

여기서 “12-inch”라는 말은 독자가 조심해서 읽어야 한다. 이것은 wafer가 12-inch라는 뜻이 아니다. 300mm wafer는 이미 업계 표준이다. 이번 논의는 chip pattern을 담는 photomask, 또는 reticle format을 키우자는 이야기다. scanner가 wafer를 노광하는 물리 면적, mask writer가 pattern을 그리는 면적, inspection tool이 defect를 찾는 면적, mask pod가 운반하는 물체의 크기가 바뀐다.

계산 감각은 간단하다. half field 26mm x 16.5mm는 약 429mm²다. full field 26mm x 33mm는 약 858mm²다. 큰 die 하나를 찍는 데 half field 두 번이 필요하면, exposure 자체뿐 아니라 stage motion, alignment, overlay 확인, seam risk까지 따라붙는다. 실제 throughput은 dose, layer type, layout, scanner scheduling에 좌우되므로 이 면적 계산만으로 wafer per hour를 산출할 수는 없다. 다만 왜 field 회복이 productivity 문제인지 보여주기에는 충분하다.

큰 mask는 그냥 큰 유리판이 아니다

12-inch mask가 매력적이라면 왜 바로 바꾸지 않을까. 이유는 photomask가 단순한 plate가 아니기 때문이다. EUV mask는 reflective multilayer, absorber, capping layer, substrate flatness, backside coating, pellicle infrastructure, defect inspection, repair, cleaning, storage, transport가 함께 맞아야 하는 precision object다.

Imec은 High-NA ecosystem 자료에서 mask multilayer ripple, absorber line-edge roughness 같은 mask deficiency가 wafer pattern에 더 큰 영향을 준다고 설명했다. 또 low-n absorber와 phase-shift mask 같은 대안이 mask 3D effect와 depth of focus를 개선할 수 있다고 보고했다.[6]

Mask 3D effect는 EUV에서 특히 중요하다. EUV mask는 빛을 통과시키는 투명한 판이 아니라 여러 층의 mirror 위에 absorber pattern을 올린 구조다. 빛은 비스듬히 들어와 반사된다. absorber의 높이, 옆면, 재료 굴절률, multilayer 반사 특성이 wafer image에 영향을 준다. NA가 커지면 이 각도와 image sensitivity가 더 까다로워진다.

Mask blank가 커지면 flatness와 defect density의 경제학도 달라진다. 같은 defect density라면 면적이 커질수록 defect-free mask를 얻기 어렵다. E-beam writer는 더 큰 pattern area를 같은 placement accuracy로 써야 한다. Inspection과 repair tool은 더 넓은 면적에서 더 작은 defect를 찾아야 한다. Automation은 더 큰 mask와 pod를 contamination 없이 다뤄야 한다.

따라서 12-inch mask는 “scanner accessory”가 아니라 mask house, materials supplier, writer, inspection, EDA, scanner stage, fab automation이 동시에 움직이는 ecosystem migration이다. ASML/TSMC 발표가 “industry initiative”라는 표현을 쓴 이유도 한 회사가 독자적으로 해결할 수 없기 때문이다.[2]

6-inch path와 12-inch path는 경쟁이 아니라 시간축이 다르다

High-NA EUV의 adoption은 한 번에 뒤집히는 switch가 아니다. ASML 제품 페이지는 EXE platform이 2025-2026년 high-volume chip manufacturing을 지원한다고 설명한다. Samsung은 2028년 future DRAM HVM에 High-NA EUV를 처음 도입하겠다고 밝혔다. TSMC는 2030년 advanced nodes HVM에서 High-NA 사용 의도를 밝혔다. 12-inch mask pilot line은 2031년, 12-inch High-NA lithography system readiness는 2033년 목표다.[1][2][3]

이 순서는 중요하다. 2026-2030년대 초반의 High-NA 도입은 대부분 현재 6-inch mask ecosystem 위에서 시작된다. 작은 field에 맞는 layer, small die, memory pattern, 또는 stitching을 감당할 수 있는 design이 먼저 이득을 본다. 이 시기의 병목은 scanner purchase보다 process window, resist, mask defect, OPC, overlay, PDK enablement, 그리고 어떤 layer에 High-NA를 쓸지 결정하는 integration judgment다.

12-inch mask는 그 이후의 productivity lever다. High-NA layer 수가 늘고 large die가 더 자주 field constraint에 걸릴수록, stitching을 설계와 공정으로 감당하는 비용이 커진다. 그때 더 큰 mask는 scanner의 해상도 이득을 fab economics로 바꾸는 수단이 된다.

DRAM에는 왜 다른 의미가 있나

Samsung의 발표가 DRAM을 명시한 점도 중요하다. Logic의 큰 die 문제와 memory의 patterning 문제는 같지 않다. DRAM은 반복 구조가 많고 cell pitch scaling 압력이 강하다. High-NA는 일부 critical layer에서 multi-patterning step을 줄이거나 process margin을 키울 수 있다. ASML도 EXE platform이 2nm logic 이후 similar density의 memory node를 지원한다고 설명한다.[1][3]

하지만 memory는 cost per bit와 yield ramp가 생명이다. High-NA scanner는 비싸고 process window가 까다롭다. 한 layer에서 mask 수를 줄이거나 defect를 낮추는 이득이 scanner cost, resist/material cost, mask cost, cycle time, yield risk를 이겨야 한다. DRAM에서 High-NA가 의미 있으려면 “더 작게 찍는다”가 아니라 “같은 bit를 더 낮은 총비용과 충분한 yield로 만든다”가 되어야 한다.

12-inch mask는 여기서도 장기 변수다. DRAM die가 logic accelerator처럼 reticle-limit에 가까워서 field가 항상 막힌다는 뜻은 아니다. 그러나 High-NA layer가 많아지고 scanner utilization이 중요해질수록, half-field geometry가 productivity와 cost model에 더 자주 들어온다. 큰 mask는 logic용 large die만의 문제가 아니라, High-NA가 여러 제품군으로 퍼질 때 scanner hour를 어떻게 쓰느냐의 문제다.

병목은 resolution에서 qualification으로 이동한다

High-NA EUV를 한 줄로 요약하면 더 작은 pattern을 더 적은 patterning step으로 찍기 위한 장비다. 하지만 2026년 9월 발표들이 보여준 병목은 장비 사양표 밖에 있다. 먼저 6-inch mask와 half field에서 어떤 제품과 layer가 경제적으로 맞는지 골라야 한다. 다음으로 stitching이 필요한 design은 seam을 설계, OPC, overlay, metrology로 감당해야 한다. 마지막으로 12-inch mask를 쓰려면 mask ecosystem 전체가 새 format을 검증해야 한다.

이 구조에서 희소한 자원은 하나가 아니다. ASML의 High-NA scanner, mask blank와 absorber 재료, mask writer와 inspection capacity, process integration 경험, PDK와 EDA flow, 그리고 이를 실제 yield로 묶는 fab learning이 모두 병목 후보가 된다. High-NA의 resolution 이득이 커질수록, 그 이득을 생산성으로 변환하는 qualification 능력이 더 귀해진다.

따라서 12-inch photomask 발표의 의미는 “더 큰 마스크가 나왔다”가 아니다. 업계가 High-NA를 연구 장비나 일부 layer의 선택지가 아니라 장기 생산 platform으로 보겠다는 신호다. 6-inch mask와 stitching은 지금 High-NA를 쓰게 해 주는 bridge다. 12-inch mask는 그 bridge 위에서 드러난 field 병목을 다음 10년의 fab economics로 풀려는 시도다.

Sources

[1] ASML, TWINSCAN EXE:5000 and EUV lithography systems. 0.55 NA, 8nm resolution, 1.7x feature-size statement, 2.9x density statement, contrast and half-field statements. [2] ASML and TSMC, TSMC and ASML Announce Initiative to Pioneer Industry Transition to Large-Format Photomasks for High NA EUV, 2026-09-08. 12-inch mask initiative, 2031 pilot line, 2033 readiness, TSMC 2030 HVM intent. [3] Samsung Electronics, Samsung Electronics and ASML Expand Strategic Collaboration for Next-Generation Semiconductor Manufacturing, 2026-09-08. Samsung participation, 12-inch mask rationale and 2028 DRAM High-NA plan. [4] Intel, Intel Foundry and ASML Collaborate to Accelerate Industry Readiness for High NA EUV, 2026-09-08. One million wafer statement, 6-inch mask floor-planning, stitching and 6 x 12-inch mask evolution. [5] Imec, High-NA EUV lithography: the next major step forward, 2021-10-04. 6-inch mask preservation, anamorphic design and reduced image field explanation. [6] Imec, Imec Ramps Up the Development of the High-NA EUV Patterning Ecosystem, 2022-04-25. Mask-specific challenges, absorber and metrology ecosystem context.

Editorial Note

자료 확인일은 2026년 9월 19일 KST다. 공식 이미지는 ASML public product/press image를 다운로드해 Ghost CDN에 재호스팅하고 출처를 표시했다. 자체 설명도는 VLSI Korea가 결정론적으로 그린 schematic이며 실제 scanner 내부 치수나 proprietary layout을 나타내지 않는다. Half-field 면적 계산은 26mm x 33mm와 26mm x 16.5mm의 단순 비교이며 실제 throughput 예측이 아니다.

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