하이브리드 본딩이 어려운 진짜 이유 — HBM 16단 시대의 수율 전쟁

30초 요약

결론부터: 하이브리드 본딩(Hybrid Bonding)은 HBM 16단 시대의 '필수 조건'이지만, 아직 '상용 조건'은 아니다. 구리 패드끼리 직접 붙이는 무범프(bumpless) 3D 적층 기술로, 접속 피치(pitch)를 기존 마이크로범프(microbump)의 약 40µm에서 10µm 이하(연구 단계에서는 0.4µm)까지 줄인다. 범프가 사라지면서 층당 두께 증가분도 10~30µm에서 1~2µm 수준으로 줄어든다. 문제는 수율이다. 정렬 오버레이(overlay) 0.3µm 이하, 구리 리세스(recess) 2.5nm 이하의 CMP, 파티클·어닐(anneal) 워피지(warpage)라는 세 겹의 난관이 양산을 붙잡고 있다.

확인된 사실만 정리하면 이렇다. 삼성전자는 2026년 1월 실적발표에서 HBM4 기반 HCB(Hybrid Copper Bonding) 샘플 출하를 공개했고, HBM4E 단계에서 선별 제품의 부분 상용화를 예고했다. SK하이닉스는 2026년 8월 공식 테크노트에서 HBM5 세대 전환을 예고했다. 그리고 SK하이닉스가 2026년 6월 출하한 12단 HBM4E 샘플(48GB, 384Gb, 핀당 16Gbps)은 Advanced MR-MUF 패키징을 쓴다. 다시 말해 "HBM4E 16단에 하이브리드 본딩이 확정됐다"는 말은 아직 가설이다. 투자자 관점의 핵심은 단순하다. 하이브리드 본딩 전환이 늦어질수록 TC 본더 절대강자의 해자(moat)가 유지되고, 빨라질수록 유럽·일본 본더 업체로 파워가 이동한다. 한국 투자자에게는 어느 쪽도 나쁜 시나리오가 아니다.

Background: 하이브리드 본딩이 왜 지금 문제인가

하이브리드 본딩은 유전체(dielectric)-유전체 접합과 구리(Cu)-구리 직접 접합을 동시에 일으키는 기술이다. DBI(Direct Bond Interconnect)라고도 불린다. 공정 순서는 단순하다. 구리 다마신(damascene) 배선을 만들고, CMP로 원자 수준에 가깝게 평탄화하고, 플라즈마로 표면을 활성화한 뒤, 실온에서 pre-bond(수소 결합)하고, 마지막에 어닐로 구리 확산 접합을 완성한다. 솔더(solder)가 아예 들어가지 않는다. 그래서 범프가 차지하던 10~30µm의 두께가 1~2µm로 줄어들고, 전기적으로도 솔더의 계면저항과 기생 성분이 사라진다. 접속 밀도로 환산하면 1cm² 면적에 수백만 개의 I/O를 넣을 수 있는 수준이다. 대역폭이 곧 돈인 HBM의 세계에서는 이 밀도 자체가 상품성이다.

이 기술 자체는 새것이 아니다. 이미지센서(CIS)에서는 이미 2019년부터 양산에 쓰이고 있었다. 그런데 왜 갑자기 메모리 업계 전체가 들썩이는가. 답은 HBM4의 스펙 시트에 있다. SK하이닉스가 2026년 8월 공식 테크노트에서 밝힌 대로, HBM4부터 I/O는 HBM3E의 1,024개에서 2,048개로 두 배가 되고, 적층 단수는 16단 이상으로 향한다. 패키지 높이 상한은 775µm로 고정돼 있다. HBM3E 시대의 720µm에서 775µm로 소폭 올랐지만, 단수가 늘어나는 속도를 따라가기에는 턱없이 부족하다.

기존 TC 본더 + 마이크로범프 방식으로는 16단을 쌓는 순간 세 가지가 동시에 터진다. 첫째, 범프 하나당 수십 µm의 두께가 16번 누적되면 높이 상한을 넘는다. 둘째, 열팽창계수(CTE) 차이가 16개 층에 걸쳐 정렬 오차를 누적시킨다. 셋째, 범프 사이를 채우는 언더필(underfill)의 열전도율이 발열 병목이 된다. SK하이닉스의 분석에 따르면 세대를 거치며 누적 열부하(thermal burden)는 2.2배까지 커졌다.

그래서 하이브리드 본딩은 선택이 아니라 전제조건처럼 보인다. 삼성전자는 2026년 3월 NVIDIA GTC에서 HCB 기술이 16단 이상 스택을 지원하고 기존 TC 본딩 대비 열저항을 20% 이상 낮춘다고 공개했다. 같은 해 8월 미국 산타클라라의 Future of Memory and Storage 컨퍼런스에서는 HBM을 AI 가속기 위에 직접 쌓는 zHBM 컨셉까지 내놨다. 웨이퍼 본딩으로 HBM5 대비 10배 이상의 메모리 밀도, 3배의 에너지 효율을 노리겠다는 것이 삼성전자가 공개한 컨셉의 골자다.

열 관리도 하이브리드 본딩을 미는 힘이다. 삼성전자는 GTC 2026에서 HCB가 기존 TC 본딩 대비 열저항을 20% 이상 낮춘다고 밝혔다. 범프와 언더필이 사라지면 구리가 직접 열을 전달하기 때문이다. SK하이닉스가 Hot Chips 2026에서 공개한 분석에 따르면 세대를 거치며 누적 열부하(thermal burden)는 2.2배까지 커졌고, HBM 스택은 775µm라는 패키지 높이 상한에 묶여 있다. 16단으로 가면서 다이는 얇아지고, 얇아진 다이 사이를 채우는 산화막의 비중이 커지는데 산화막은 실리콘보다 열전도율이 낮다. 즉, 단수가 올라갈수록 '열이 빠져나갈 길'이 좁아진다. 하이브리드 본딩의 직접 구리 접합은 이 병목을 정면으로 푸는 구조다.

삼성전자의 3D DRAM 로드맵도 같은 방향을 가리킨다. 시장 보도에 따르면 삼성전자는 4F² 셀 구조에 웨이퍼-투-웨이퍼(W2W) 하이브리드 본딩을 결합한 16Gb 프로토타입을 2026년 2월 ISSCC에서 공개했고, 2028년경 상용화를 노리고 있다. 평면(planar) 스케일링이 한계에 다다른 DRAM을 '세워서' 키우겠다는 구상인데, 셀 웨이퍼와 주변회로(peripheral) 웨이퍼를 따로 만들어 W2W 하이브리드 본딩으로 붙이는 구조다. SK하이닉스도 2025년 IEEE VLSI 심포지엄에서 CTO가 4F² VG(Vertical Gate) 플랫폼과 3D DRAM을 서브 10nm 노드에 적용하겠다고 밝혔다. 메모리 3사 모두의 다음 10년이 하이브리드 본딩 위에 서 있는 셈이다.

하지만 여기서 한 걸음 물러서야 한다. 기술이 '필요하다'는 것과 양산 수율이 '나온다'는 것은 완전히 다른 문제다. CIS에서 통했던 공정이 HBM 16단에서 통한다는 보장은 어디에도 없다. 피치 로드맵을 숫자로 보면 간극이 더 선명하다. 양산 중인 솔더 마이크로범프의 실질 한계는 약 35µm, 하이브리드 본딩의 양산 영역은 10µm 이하, imec의 D2W 데모는 2µm(2024년), W2W 연구는 0.4µm(IEDM 2023)이다. 40µm에서 0.4µm까지 100배의 축소가 이미 시연됐지만, 시연과 양산 사이에는 수율이라는 깊은 골이 있다.

Interlude: W2W·D2W·D2D — 세 가지 본딩의 선택지

하이브리드 본딩은 '무엇을 무엇에 붙이느냐'에 따라 세 가지로 갈린다. W2W(Wafer-to-Wafer)는 웨이퍼끼리 통째로 붙인다. 빠르고 단순하지만, 불량 다이를 걸러낼 수 없어 양쪽 웨이퍼의 수율을 곱한 값을 그대로 떠안는다. D2W(Die-to-Wafer)는 잘라낸 양품 다이만 골라 웨이퍼에 붙인다. KGD(known-good-die) 선별이 가능하지만 픽앤플레이스 속도가 병목이다. D2D(Die-to-Die)는 다이끼리 붙이는 방식으로, 주로 칩렛(chiplet) 조합에 쓰인다. CIS는 W2W로 성공했고, 로직 칩렛은 D2W·D2D가 mixed로 쓰인다. HBM 16단은 다이 면적이 크고 층수가 많아서, 어느 선택지도 '정답'이라고 말하기 어려운 유일한 영역이다.

왜 하필 메모리가 가장 어려운가

로직 칩렛의 하이브리드 본딩은 이미 양산 단계에 들어갔다. 그런데 메모리, 특히 HBM이 가장 늦는 이유는 세 가지다. 첫째, 다이 면적이 크다. 면적이 클수록 워피지·파티클의 영향이 커진다. 둘째, 층수가 많다. 로직은 보통 2단 접합이지만 HBM은 16단이다. 셋째, 원가 민감도가 높다. 로직 칩렛은 고부가 제품이라 비싼 공정을 감당할 수 있지만, 메모리는 비트당 원가 싸움이 본질이다. 수율 1%p가 곧바로 원가로 꽂힌다. 그래서 메모리 하이브리드 본딩의 관문은 남들보다 한참 높다.

Deep Dive: 왜 어려운가 — 일곱 개의 벽

1. 정렬(Overlay): 나노미터 전쟁

하이브리드 본딩의 정렬 요구치는 잔인하다. 업계 분석 기준으로 마이크로범프는 3~10µm 수준의 정렬이면 충분했지만, 하이브리드 본딩은 0.3µm(300nm) 이하가 요구된다. W2W는 수백 nm 수준, 다이-투-웨이퍼(D2W)는 더 까다롭다. imec이 2024년 공개한 데모에서는 2µm 피치에 D2W 오버레이 오차 350nm 이하를 달성했고, 켈빈(Kelvin) 전기 수율은 85%를 넘었다. 들어보면 대단해 보이지만, 뒤집어 말하면 2µm 피치에서조차 오차 허용치가 수백 nm에 불과하다는 뜻이다.

더 무서운 건 누적이다. 16단 스택에서는 이 오차가 층마다 쌓인다. 한 번의 본딩이 아니라 열다섯 번의 본딩 인터페이스가 모두 성공해야 하나의 완제품이 나온다. W2W는 수십 cm 크기의 웨이퍼 전면에서 이 정밀도를 유지해야 하고, D2W는 픽앤플레이스 장비의 고속·고정밀 양립이 관건이다. 정렬 방식도 진화 중이다. 적외선(IR)을 이용해 웨이퍼를 뒤집지 않고 정렬 마크를 읽는 Through-Silicon Alignment(TSA)는 W2W 공정의 단순화에 쓰인다. 정렬은 장비 스펙의 문제가 아니라, 15번 연속으로 성공해야 하는 확률 게임이다.

2. CMP: 2.5nm의 리세스와의 싸움

구리 패드와 유전체 표면의 단차가 2.5nm를 넘으면 접합이 실패한다. imec의 데모 조건이 정확히 이 수치였다. CMP 공정에서 구리가 유전체보다 더 깎이는 디싱(dishing), 패턴 밀도에 따라 깎임 속도가 달라지는 이로전(erosion)을 웨이퍼 전면에서 나노미터 단위로 통제해야 한다. 이건 프론트엔드 CMP보다 한 단계 까다로운 스펙이다.

어닐 과정에서 구리가 열팽창해 접촉한다고 해도, 초기 리세스가 크면 공공(void)이 남는다. 반대로 구리가 돌출되면 유전체끼리의 접합이 방해받는다. 수 nm의 창(window) 안에서 수십만 개의 패드를 전부 맞춰야 하는 공정이다. 패턴 밀도가 웨이퍼 위치마다 다르다는 점이 이 문제를 더 어렵게 만든다. 조밀한 영역과 성긴 영역의 폴리싱 속도를 동일하게 맞추는 건 CMP 레시피 튜닝의 극한 영역이다. 유전체 재료의 선택도 변수다. 기존 산화막(SiO2) 대신 실리콘탄질화막(SiCN)을 쓰는 방식이 연구되고 있는데, SiCN은 접합 강도와 구리 확산 차단에 유리하다는 평가를 받는다. 재료·CMP·패턴 설계가 한 세트로 움직여야 하는 공정이다.

3. 플라즈마 활성화와 큐타임(Queue Time)

본딩 직전 플라즈마로 표면을 친수성(hydrophilic)으로 만들어야 실온 pre-bond가 걸린다. 문제는 활성화된 표면이 '유통기한'이 있다는 점이다. 활성화부터 본딩까지의 대기시간을 엄격히 관리하지 않으면 접합 강도가 무너진다. 팹 스케줄링의 유연성을 갉아먹는 숨은 비용이다. 장비 고장이나 물류 지연이 한 번 생기면, 활성화된 웨이퍼 로트(lot) 전체가 폐기 위기에 처한다. 양산 팹의 운영 관점에서는 이 큐타임 관리가 수율만큼이나 골치 아픈 변수다.

4. 파티클: 먼지 하나가 킬러 결함

하이브리드 본딩은 Class 100 수준의 클린룸 조립 환경을 요구한다. 수백 nm 크기의 파티클 하나가 본딩 계면에 끼면 그대로 보이드(void)가 되고, 그 다이는 폐기다. imec은 다이싱 과정에서 파티클을 막기 위해 플라즈마 다이싱(plasma dicing)까지 도입했다. 블레이드 다이싱의 칩핑(chipping)과 파티클은 하이브리드 본딩 표면에는 치명적이기 때문이다.

수율 관리의 관점에서 보면, 파티클 관리는 '장비'의 문제가 아니라 '운영'의 문제라 더 어렵다. 장비는 사 오면 되지만, 클린룸 운영 규율은 매일매일의 실행 문제다. 16단 스택에서는 15번의 본딩 기회마다 파티클 리스크가 반복된다. 파티클 불량률 0.1%도 15번 곱하면 1.5%의 수율 손실이다.

5. 어닐: 열은 주면서 휘면 안 된다

Pre-bond는 약한 수소 결합이라 후속 공정을 버티려면 고온 어닐로 공유결합까지 끌고 가야 한다. 그런데 웨이퍼가 휘면(warpage) 접합 계면에 응력이 걸린다. 특히 메모리 스택처럼 얇아진 다이(수십 µm급)를 여러 장 쌓을수록 워피지 제어는 기하급수적으로 어려워진다. 열 예산(thermal budget)도 문제다. 아래층의 소자 특성을 해치지 않는 온도에서 구리 확산을 일으켜야 한다. 온도를 올리면 접합은 좋아지지만 소자는 망가지고, 온도를 낮추면 그 반대다. 이 트레이드오프의 최적점을 16단 스택 전체에 걸쳐 찾는 것이 어닐 공정의 숙제다.

6. Throughput vs Yield: W2W와 D2W의 딜레마

W2W는 한 번에 웨이퍼 전체를 붙이니 빠르다. 대신 불량 다이를 골라낼 수 없다. 양쪽 웨이퍼의 수율을 곱한 복합 수율을 그대로 떠안는다. 두 장의 웨이퍼 수율이 각각 90%라면, 붙인 결과물의 수율은 81%에서 시작한다. D2W는 양품(KGD, Known Good Die)만 골라 붙일 수 있지만, 픽앤플레이스 속도가 병목이다. 수만 개의 다이를 하나하나 정렬해서 붙이는 공정의 시간당 처리량(UPH)은 W2W에 한참 못 미친다.

메모리에 어느 쪽이 맞는지는 아직 업계의 결론이 없다. CIS는 W2W로 성공했지만, HBM처럼 대면적 다이를 16단 쌓는 경우는 전례가 없다. 대면적 다이일수록 W2W의 워피지·파티클 리스크는 커지고, D2W의 처리량 페널티도 커진다. 양쪽 다 답이 안 보이는 구간이 지금의 기술적 현주소다.

7. 본딩 후 검사: 보이지 않는 결함

붙이고 나면 계면은 눈으로 볼 수 없다. 서브마이크론 크기의 보이드를 잡으려면 고해상도 검사가 필요한데, 현재의 검사 속도로는 100% 전수검사가 현실적으로 어렵다는 것이 업계 분석의 지적이다. 검사가 느리면 피드백 루프도 느려진다. 어느 층에서, 어느 조건에서 불량이 났는지를 실시간으로 알아야 레시피를 고치는데, 그 데이터가 늦게 들어온다. 수율 학습의 속도 자체가 검사 속도에 묶여 있는 셈이다. 그래서 본딩 장비만큼이나 계측·검사 장비가 하이브리드 본딩 양산의 숨은 병목이자, 역설적으로 구조적 수혜처다.

장비 지도: 누가, 어디서 돈을 버는가

하이브리드 본딩 장비 시장은 공정 단계별로 승자가 다르다. 한 회사가 전 단계를 장악하는 구조가 아니다.

본더(Bonder)는 크게 두 진영이다. W2W에서는 EVG가 전통의 강자다. 퓨전 본딩(fusion bonding) 시절부터 쌓은 설치 기반과 고객 관계가 하이브리드 본딩으로 자연스럽게 이어지고 있다. 시장조사업체는 EVG를 W2W 웨이퍼 본딩·하이브리드 본딩 분야의 선도 공급사로 꼽는다. D2W에서는 네덜란드의 Besi가 앞서 있다. Besi는 투자자 대상 공개 자료에서 하이브리드 본더 누적 수주가 세 자릿수를 넘었다고 밝혔고, 현재 고객 구성은 로직(logic) 쪽에 치우쳐 있다. AMD·인텔·애플 같은 로직 고객이 양산 단계에 있다는 것이 Besi 측 공개 자료의 설명이다. SUSS MicroTec와 ASMPT도 W2W·D2W 양쪽에 포지션을 갖고 있으며, 중국 장비 업체들의 추격도 시작됐다. 경쟁의 축도 바뀌고 있다. 과거에는 본더 단품의 스펙 싸움이었다면, 이제는 세정·표면 활성화·핸들링·정렬·계측을 묶은 통합 플랫폼 경쟁으로 이동 중이다. 고객과의 공동 개발 깊이, 양산 안정성, 파티클 관리, 다이 단위 추적성이 차별화 요소가 된다. 즉, 장비 업체의 경쟁력은 '기계'가 아니라 '공정 통합 능력'으로 재정의되고 있다.

CMP는 Applied Materials를 비롯한 CMP 장비 업체들의 영역이다. 본딩 전 금속 배선 형성(다마신 전기도금)은 Applied Materials·Lam Research·도쿄일렉트론(TEL) 같은 전공정 강자들의 무대이기도 하다. 하이브리드 본딩은 패키징 기술이지만, 요구 스펙은 전공정 수준이라는 뜻이다. 본딩 후 검사·계측(metrology)은 KLA, Hitachi High-Tech, Onto Innovation 같은 검사 장비 업체들이 맡는다. 본딩 계면의 서브마이크론 보이드를 잡는 검사는 아직 100% 전수검사가 현실적으로 어려울 정도로 느리다. 업계 분석에서는 전수검사의 비현실성을 하이브리드 본딩 양산의 병목 중 하나로 지목한다. 계측이 병목이라는 건, 달리 말하면 계측 장비 업체에게도 기회가 열린다는 뜻이다.

여기서 한국 투자자가 주목해야 할 대목이 나온다. 지금 HBM 패키징의 본더 시장은 TC 본더의 세상이고, 그 세상의 주인은 한미반도체다. 시장조사업체 TechInsights 집계 기준으로 한미반도체의 HBM용 TC 본더 점유율은 71.2%(2026년 2월 아시아비즈니스데일리 보도 기준)다. 1980년 설립, 인천 본사, 코스닥 상장(042700)의 이 회사는 SK하이닉스·삼성전자의 HBM 증설 사이클마다 최대 수혜를 입어왔다. 한미반도체는 2026년 SEMICON Korea에서 차세대 'Wide TC Bonder'를 공개하며 HBM4 이후 세대 대응도 준비하고 있다. 하이브리드 본딩 전환이 늦어질수록 이 해자는 더 오래 간다. TC 본더 시장 자체가 2025~2030년 연평균 13% 성장한다는 전망(TechInsights)도 한미반도체에게는 우호적이다.

반대로 전환이 빨라지면 수혜의 축이 이동한다. 삼성전자의 장비 자회사인 SEMES는 W2W 하이브리드 본더를 개발 중이다(2026년 2월 KED Global 보도). SEMES는 이미 HBM용 TC 본딩 장비에서 연간 100대 출하 실적을 낸 국내 1위 장비 업체다. 한화세미텍도 하이브리드 본더 2세대 장비 샘플을 SK하이닉스에 보냈다는 보도가 있다. 삼성전자가 평택 P5에 D2W 하이브리드 본딩 양산 라인을 구축 중이라는 보도도 2026년 7월에 나왔다. 이들 보도는 아직 해당 기업의 공식 확인이 없는 '리포트' 단계라는 점을 분명히 해둔다. 그럼에도 방향성은 읽힌다. 메모리 3사는 하이브리드 본딩 장비를 '해외에서 사 오는 것'과 '국내에서 키우는 것' 사이에서 헤지하고 있다. 장비사 입장에서는 고객 다변화의 리스크이자 기회다.

Chase's Take: 이것은 기술의 문제가 아니라 타이밍의 문제다

엔지니어의 눈으로 보면 하이브리드 본딩의 난관은 결국 하나의 수식으로 수렴한다. 16단 스택의 복합 수율은 각 본딩 인터페이스 수율의 15제곱이다. 단일 인터페이스 수율이 99%라도 15번 곱하면 86%로 떨어진다. 95%면 46%, 99.5%여도 93%에 그친다. STA 엔지니어가 타이밍 마진을 층층이 쌓듯, 패키징 엔지니어는 이 곱셈의 저주를 이겨내야 한다. 그래서 하이브리드 본딩의 양산 관문은 '되느냐'가 아니라 '몇 %로 안정되느냐'다. 데모에서 85% 켈빈 수율이 나왔다는 소식과, 팹에서 16단을 95% 수율로 뽑는다는 것은 차원이 다른 이야기다.

MBA의 눈으로 보면 더 흥미로운 건 양사의 스케줄이 다르다는 사실 자체다. 삼성전자는 2026년 1월 실적발표에서 "HBM4E 단계에서 선별 제품의 부분 상용화"를 말했다. SK하이닉스는 2026년 8월 공식 테크노트에서 "HBM5 세대의 전환"을 예고했다. 같은 기술을 두고 한 회사는 HBM4E, 다른 회사는 HBM5를 말한다. 이 간극이 곧 수율의 현주소다. 수율이 나왔으면 스케줄이 갈릴 이유가 없다. 삼성전자가 더 빠른 스케줄을 말한다는 것이 삼성이 수율을 더 잘 잡았다는 뜻도 아니다. '선별 제품의 부분 상용화'는 전체 물량의 전환이 아니라 파일럿 성격에 가깝기 때문이다.

투자 관점에서는 이 간극을 이렇게 읽는다. 하이브리드 본딩이 HBM4E 16단에 들어가는 시나리오는 아직 '경합 중인 가설'이다. SK하이닉스는 2026년 6월 18일 주요 고객사에 12단 HBM4E 샘플(48GB, 384Gb, 핀당 16Gbps)을 출하했는데, 패키징은 Advanced MR-MUF이지 하이브리드 본딩이 아니다. 즉, HBM4E 세대의 본명(本命) 패키징은 여전히 기존 기술의 연장선이다. 하이브리드 본딩 베팅은 HBM5(20단 이상) 타임라인에 거는 것이 팩트에 가깝다. 시장조사업체 Counterpoint는 SK하이닉스의 본격적인 하이브리드 본딩 양산을 2029~2030년(HBM5 세대)으로 전망한다.

선행 사례도 참고할 만하다. 이미지센서는 하이브리드 본딩 양산까지 수년이 걸렸다. CIS 다이보다 HBM 다이가 크고, 16단 적층은 CIS의 2단 접합과 비교 자체가 안 된다. CIS의 학습 곡선을 메모리에 대입하면, 수율 안정화까지는 '연도' 단위의 시간이 필요하다는 게 보수적인 읽기다. 그래서 삼성전자의 "HBM4E 단계 부분 상용화"는 전체 물량의 전환이 아니라, 학습 곡선을 타기 위한 파일럿 성격으로 보는 것이 합리적이다.

장비 투자 테제는 이분법으로 정리된다. 시나리오 A(전환 지연): 한미반도체의 TC 본더 해자가 유지된다. HBM4·HBM4E 증설의 과실은 기존 강자에게 간다. 시나리오 B(전환 가속): Besi·EVG·SUSS로의 파워 이동이 시작되고, SEMES·한화세미텍 같은 국내 옵션의 지분율 싸움이 열린다. 두 시나리오 모두 한국에는 나쁘지 않다. A에서는 한미반도체가, B에서는 SEMES·한화세미텍이 수혜 후보에 오르기 때문이다. 진짜 리스크는 '전환도 안 되고 증설도 안 되는' 시나리오, 즉 AI 메모리 수요 자체가 꺾이는 경우뿐이다. 그래서 하이브리드 본딩 논쟁의 본질은 기술 논쟁이 아니라 수요와 타이밍의 논쟁이다.

한 가지 덧붙이자면, 수율 전쟁의 승자는 '먼저 되는 회사'가 아니라 '먼저 양산으로 옮기는 회사'다. 하이브리드 본딩의 난관은 연구실 데모로 끝나는 게 아니라, 여러 팹·여러 지역에 걸쳐 반복 재현되는 산업화(industrialization)에서 판가름 난다. 큐타임 안정성, 툴 가동률, 지역별 공급망 복제 능력이 결국 원가를 결정한다. 장비 업체를 고를 때도 단품 스펙이 아니라 이 산업화 능력을 본 업체가 이긴다.

Implications: 투자자와 경영진이 체크할 것

1. HBM4E 16단 하이브리드 본딩 적용 여부는 미확정이다. "적용된다"는 취지의 보도는 가설로 취급하고, 양사의 공식 발언(삼성전자 2026년 1월 실적발표, SK하이닉스 2026년 8월 테크노트)만을 기준으로 삼는다. 공식 발언의 톤이 바뀌는 순간이 전환점의 신호다.

2. 수율 안정화 시점이 2027~2028년 HBM 점유율을 가른다. 16단 수율을 먼저 안정화하는 회사가 HBM4E·HBM5 고단 적층 시장의 마진을 가져간다. 분기별 실적발표에서 'HCB'·'하이브리드 본딩' 언급의 톤 변화를 추적할 것. "연구 중"에서 "고객 협의 중"으로, "고객 협의 중"에서 "부분 상용화"로 바뀌는 단계마다 장비 발주와 밸류에이션의 레벨이 달라진다. 삼성전자는 분기 실적발표, SK하이닉스는 공식 테크노트와 Hot Chips 같은 기술 발표회를 함께 주시하는 것이 포인트다.

3. 장비 워치리스트는 네 갈래다. ① TC 본더 해자: 한미반도체(점유율 71.2%, TechInsights 기준, 코스닥 042700). ② 하이브리드 본더: Besi(D2W), EVG(W2W), SUSS. ③ 국내 옵션: SEMES, 한화세미텍 — 삼성·SK 공급망의 내재화 카드. ④ 검사·계측: KLA 등 — 전수검사가 안 되는 공정은 계측 장비 수요를 구조적으로 키운다.

4. 3D DRAM(2028년경)은 다음 CAPEX 파동이다. 삼성전자의 4F² + W2W 하이브리드 본딩 로드맵이 현실화되면 메모리 장비 발주는 패키징 쪽으로 한 번 더 이동한다. W2W 본더·CMP·본딩 후 검사 라인이 수혜 체인이 된다. D램의 '세우기'는 낸드의 3D 전환이 장비 시장에 가져왔던 것과 같은 종류의 파동을 예고한다.

5. 수요가 전제다. 위의 모든 시나리오는 AI 가속기용 HBM 수요가 유지된다는 전제 위에 서 있다. 하이브리드 본딩은 수요가 있을 때만 의미 있는 '병목'이다. 수요가 꺾이면 병목도 사라진다. 그래서 장비 투자자는 본딩 기술의 진척과 함께 AI CAPEX 사이클을 같이 봐야 한다.

FAQ

Q1. 하이브리드 본딩과 기존 TC 본딩의 차이는 무엇인가요? TC(Thermal Compression) 본딩은 솔더 마이크로범프를 열과 압력으로 눌러 붙이는 방식이다. 하이브리드 본딩은 솔더 없이 구리 패드끼리 직접 접합하고, 유전체끼리도 동시에 붙인다. 범프 피치가 약 40µm에서 10µm 이하로 줄고, 층당 두께 증가분도 10~30µm에서 1~2µm로 감소한다. 대가로 정렬 정밀도 요구치가 3~10µm에서 0.3µm 이하로 10배 이상 까다로워지고, CMP·파티클·어닐 전 공정의 스펙이 전공정 수준으로 올라간다.

Q2. HBM4E 16단에 하이브리드 본딩이 확정된 것인가요? 아니다. 삼성전자는 2026년 1월 실적발표에서 HBM4E 단계의 '선별 제품 부분 상용화' 계획을 밝혔고, SK하이닉스는 2026년 8월 공식 테크노트에서 HBM5 세대의 전환을 예고했다. SK하이닉스의 12단 HBM4E 샘플(2026년 6월 출하, 48GB·384Gb)은 Advanced MR-MUF 패키징을 사용한다. 16단 HBM4E의 하이브리드 본딩 적용은 아직 확정된 사실이 아니라 업계의 경합 중인 전망이다. 보도와 공식 발언을 구분해서 볼 필요가 있다.

Q3. 왜 수율이 쉽게 안 나오나요? 네 가지 난관이 곱으로 작용하기 때문이다. ① 정렬 오버레이 0.3µm 이하 ② 구리 리세스 2.5nm 이하의 CMP 제어 ③ 파티클 하나가 킬러 결함이 되는 청정도 요구 ④ 어닐 과정의 워피지 제어. 16단 스택에서는 15개의 본딩 인터페이스 수율이 곱해지므로, 단일 인터페이스 수율 99%도 전체 수율 86%로 떨어진다. 여기에 W2W는 불량 다이 선별이 안 되고, D2W는 처리량이 병목이라는 구조적 딜레마까지 겹친다.

Q4. 한국 투자자가 주목할 장비 업체는 어디인가요? 전환 시점에 따라 답이 갈린다. 하이브리드 본딩 전환이 늦어지면 HBM용 TC 본더 점유율 71.2%(TechInsights 기준)의 한미반도체 해자가 유지된다. 전환이 빨라지면 Besi·EVG·SUSS 같은 하이브리드 본더 업체로 수혜가 이동하고, SEMES·한화세미텍 같은 국내 장비 옵션의 지분율 경쟁이 열린다. 본딩 후 검사·계측 장비(KLA 등)도 전수검사가 어려운 공정의 특성상 구조적 수혜 후보다. 어느 시나리오든 한국 공급망 안에 수혜 후보가 있다는 점이 핵심이다.

각주: 본문에 인용된 2029~2030년 대량생산 시점 전망, 평택 P5 D2W 라인 구축, 한화세미텍의 SK하이닉스 샘플 공급 등은 언론 보도 기반이며, 해당 기업의 공식 확인이 아니다. 삼성전자의 HCB 샘플 출하·HBM4E 부분 상용화 계획은 2026년 1월 실적발표, SK하이닉스의 HBM5 전환 예고는 2026년 8월 공식 테크노트 기준이다. 모든 수치는 2026년 10월 14일 기준 공개 자료에 근거한다.