NAND는 왜 웨이퍼를 두 장 쓰는가: CBA의 열 예산과 접합 수율

NAND의 층수를 늘리는 경쟁에는 다른 방향의 변화도 있다. 데이터를 저장하는 셀과 이를 읽고 제어하는 CMOS 회로를 서로 다른 웨이퍼에서 만든 뒤 붙이는 방식이다. Kioxia의 CBA(CMOS directly Bonded to Array)가 대표적인 사례다.

이 구조가 던지는 질문은 간단하다. 기판을 하나 더 쓰고 접합 공정까지 추가하는데, 왜 더 좋은 메모리를 만들 수 있을까? 답은 두 회로를 한 공정 흐름에 넣을 때 생기는 온도 제약과, 분리한 뒤 치러야 하는 수율 비용에 있다.

공정 엔지니어에게는 어떤 불량과 측정을 먼저 줄여야 하는지, SSD 설계자에게는 NAND의 인터페이스 개선을 시스템 성능 요구와 어떻게 연결할지가 핵심이다. 아래에서는 공개된 공정 설명과 별도로 표시한 설계 계산을 연결해 두 판단을 구분한다.

VLSI Korea view: CBA의 경제성을 판단할 단위는 층수나 접합 피치 하나가 아니라, 투입한 공정 비용으로 확보한 양품 비트다.

연구 협력 소식에서 제조 구조를 읽는 법

Applied Materials는 2026-09-29 Kioxia가 EPIC Center의 연구 파트너로 참여한다고 발표했다. 공동 연구 범위에는 메모리 구조, 다중 칩 적층, 패키징과 재료 공학이 포함된다. 협력 발표는 향후 개발 방향을 보여주지만 특정 세대의 생산량이나 수율을 공개한 자료는 아니다. 공식 발표

여기서 읽을 변화는 메모리 성능을 결정하는 일이 셀의 미세화에만 머무르지 않는다는 점이다. 셀을 잘 만드는 조건, 주변회로를 잘 만드는 조건, 둘 사이의 연결을 잘 만드는 조건을 함께 맞춰야 한다. 장비 한 대의 가장 좋은 성적보다 앞뒤 공정이 허용하는 범위를 맞추는 일이 중요해진다.

CBA 자체는 이번 협력으로 처음 등장한 기술이 아니다. Kioxia는 2024-03-14 공개한 설명에서 CMOS와 셀 어레이를 별도 웨이퍼에 형성하고 구리 패드로 직접 연결하는 구조를 제시했다. 같은 자료는 관련 연구가 2023년 IEDM에서 발표됐다고 명시한다. 이번 소식은 이미 공개된 제조 방식이 다음 메모리 구조로 어떻게 확장될지 묻는 계기다. 기술 설명

같은 웨이퍼에 만들면 한쪽의 열 이력이 다른 쪽에 남는다

셀 어레이는 전하를 저장하고 구별하는 부분이고, 주변 CMOS는 주소를 선택하고 신호를 감지하며 데이터를 내보내는 회로다. 둘은 같은 기능을 하지 않으므로 유리한 제조 조건도 항상 같지는 않다.

CMOS 위에 어레이를 순차적으로 만드는 CUA(CMOS Under Array)에서는 뒤에 이어지는 셀 제조 공정의 열을 이미 만들어진 CMOS가 함께 경험한다. CBA는 이 두 제조 흐름을 분리하고 나중에 접합한다. Kioxia가 설명하는 이점은 각 부분에 맞는 열 공정을 선택할 자유다. 구조 비교

이를 공정표의 관점에서 보면 차이가 명확해진다. 한 웨이퍼 방식에서는 어떤 열처리를 추가할 때 셀에 도움이 되는지만 볼 수 없다. 이미 아래에 만들어진 소자와 배선이 그 처리를 견디는지도 확인해야 한다. 분리된 방식에서는 접합 전까지 상대편 회로를 같은 열처리에 노출하지 않고 조건을 탐색할 수 있다.

그러나 분리는 제약의 소멸과 다르다. 두 웨이퍼가 만나는 시점부터는 공통의 후속 공정을 거친다. 접합을 강화하는 열처리, 이후의 박막화와 배선 작업까지 포함해 완성된 적층이 견뎌야 한다. 따라서 ‘온도를 자유롭게 쓸 수 있다’는 말의 정확한 범위는 접합 전 각 제조 흐름의 선택지가 넓어진다는 것이다.

이 구분은 제품 비교에도 필요하다. 셀 전류, 입출력 속도, 소비 전력 중 무엇이 개선됐는지에 따라 이용할 수 있는 설계 여유가 달라진다. 어떤 구조가 유리한지 평가하려면 먼저 바꾸려는 제한 요소를 정해야 한다. 낮은 비용으로 비트를 늘리는 일이 목표인지, 읽기 경로를 개선하는 일이 목표인지가 다르면 같은 공정 변화의 가치도 달라진다.

접합면에는 높이와 위치라는 서로 다른 문제가 있다

두 장을 붙인다고 전기가 저절로 통하지는 않는다. 맞닿는 절연막 표면과 구리 패드의 높이 관계, 서로 마주 보는 패드의 위치가 모두 맞아야 한다. 전자는 표면 형상의 문제이고 후자는 정렬의 문제다.

Kioxia의 공개 설명은 CMP(화학기계적 평탄화)로 패드와 절연막의 단차를 제어하고, 정렬한 웨이퍼를 접촉시킨 뒤 열처리로 구리 연결을 형성하는 과정을 다룬다. 패드 사이에 틈이 남으면 회로가 요구하는 전기적 접속을 얻기 어렵다. CBA 공정

정렬 오차는 완벽하게 평탄한 표면에서도 생길 수 있고, 단차 문제는 중심 위치를 정확히 맞춰도 남을 수 있다. 따라서 결과가 나쁠 때 접합 장비의 정렬 수치만 확인하는 진단은 부족하다. 같은 불량 위치를 표면 형상, 웨이퍼 변형과 전기적 연결 결과에 겹쳐 볼 필요가 있다.

imec의 2024-02-19 설명도 미세 피치 접합에서 CMP, 청정도, 패드 설계와 정렬을 함께 다룬다. 그 글의 400 nm 피치 연구는 접합 연결의 신뢰성을 별도 문제로 취급한다. 이는 특정 Kioxia 제품의 공정 규격이 아니라, 서로 다른 접합 개발에서도 나타나는 공통 제약을 보여주는 근거다. imec 연구 설명

여기서 접합 피치를 NAND의 셀 크기나 메모리 층수와 혼동하면 안 된다. 접합 피치는 층 사이 연결의 배치 간격이고, 층수는 셀 어레이의 수직 반복을 설명한다. 같은 숫자를 줄이거나 늘리는 경쟁처럼 보이더라도 개선하는 자원이 서로 다르다.

추가 웨이퍼 비용을 갚는 것은 양품 비트다

면적을 줄이면 같은 웨이퍼에서 더 많은 후보 다이를 얻을 수 있다. 하지만 두 웨이퍼의 제조 비용과 접합 비용을 모두 지불한다면 후보 개수만으로 경제성이 정해지지 않는다. 최종적으로 작동하는 메모리가 얼마나 남는지가 분모에 들어가야 한다.

수율의 곱을 쓰기 전에 위치가 어떻게 짝지어지는지도 정해야 한다. 웨이퍼 전체를 맞붙이는 경우 한쪽의 좋은 다이 자리가 다른 쪽의 나쁜 다이 자리와 만날 수 있다. 두 웨이퍼의 개별 수율이 높다는 사실만으로 모든 좋은 다이를 원하는 상대와 조합할 수 있는 것은 아니다.

이를 보기 위해 의도적으로 단순한 설계 예제를 만들자. 기존 방식의 한 배치 비용을 100, 같은 용량을 가진 양품 다이 수를 900으로 놓으면 양품 용량 단위당 비용은 100 ÷ 900이다. 화폐나 실제 업체의 원가를 뜻하는 숫자는 아니다.

새 방식에서는 셀 웨이퍼 비용 55, CMOS 웨이퍼 비용 45, 접합 비용 15를 가정한다. 합계는 115다. 면적과 레이아웃 개선으로 같은 용량의 대응 다이 위치를 1,250개 확보했다고 놓고, 셀 수율 95%, CMOS 수율 96%, 접합 생존율 99%를 가정하면 예상 양품 수는 다음과 같다.

1,250 × 0.95 × 0.96 × 0.99 = 1,128.6

소수점은 한 배치에서 다이를 잘라 쓴다는 뜻이 아니라 반복 배치의 기대값이다. 두 웨이퍼의 불량 위치가 서로 독립이고 접합 생존율이 두 회로가 정상인 쌍에 적용된다고 가정했다. 이 조건에서 양품 용량당 비용은 115 ÷ 1,128.6으로, 기존보다 약 8.3% 낮다.

접합 생존율만 90%로 바꾸면 양품은 1,026개가 되고, 단위당 비용은 오히려 기존보다 약 0.9% 높아진다. 나머지 조건이 그대로일 때 손익분기 접합 생존율은 약 90.8%다. 면적 이득이 있어도 접합 손실이 그 이득을 소모할 수 있다는 뜻이다.

일반식으로 쓰면 양품 용량당 비용은 C ÷ (N × Y_array × Y_CMOS × Y_bond × B)다. C는 비교 범위 안의 총공정 비용, N은 대응 다이 위치 수, 각 Y는 해당 단계의 생존율, B는 양품 다이 하나가 제공하는 용량이다. 앞의 예제는 두 방식의 B가 같아 비교식에서 약분되는 경우다.

비용 C의 범위도 양쪽에서 같아야 한다. 한쪽에는 접합·시험 비용을 넣고 다른 쪽에는 제조 비용만 넣으면 구조의 차이와 회계 범위의 차이가 섞인다. 공정팀은 배치 투입부터 같은 기능 시험을 통과한 출력까지 비용 경계를 먼저 정하고, 실제 기록이 쌓이면 예제의 가정값을 그 경계에 맞는 값으로 교체해야 한다.

여기에는 원가와 성능을 섞지 않는 장점이 있다. 다이 용량을 키운 대신 쓰기 특성이 달라졌다면 B의 증가만으로 같은 제품 가치라고 결론 낼 수 없다. 정해진 워크로드의 성능·내구 요구를 만족하는 용량끼리 비교해야 한다. 다이 수로는 이득인데 필요한 성능을 맞추기 위해 채널이나 패키지를 더 쓰면 시스템 차원의 비용은 다시 달라진다.

이 계산은 웨이퍼 단위 접합을 이해하기 위한 단순 모델이다. 셀과 CMOS의 불량 위치가 상관돼 있거나 다이별 용량이 다르고, 수리 가능한 불량과 시험 비용까지 존재하면 식을 바꿔야 한다. 양품 다이를 골라 배치하는 다이 대 웨이퍼 방식의 경제성을 같은 식으로 비교하는 것도 맞지 않는다.

설계 판단: 접합 장비의 처리량과 정렬 정밀도만으로 원가 절감을 승인하지 말자. 면적 이득, 두 웨이퍼의 양품 분포, 접합 뒤 양품 용량을 같은 배치 기준으로 연결해야 한다.

연결이 많아질수록 평균값 뒤의 손실이 커진다

‘접합 성공률이 높다’는 표현에도 분모가 필요하다. 개별 패드 하나가 잘 연결될 확률인지, 긴 연결 사슬이 모두 통과할 확률인지, 메모리 다이 전체가 상품 규격을 만족할 확률인지에 따라 의미가 달라진다.

극단적으로 단순화한 예를 보자. 반드시 작동해야 하는 연결이 1,000,000개이고 각각의 연결 실패 확률이 독립적으로 p라면, 전체가 통과할 확률은 (1-p)의 1,000,000제곱이다. p를 0.00000001로 놓으면 약 99.0%이고, 0.0000001이면 약 90.5%다. 아주 작은 개별 실패 확률 차이가 전체 결과에서는 크게 벌어진다.

실제 메모리는 모든 연결을 이렇게 취급하지 않는다. 여분 회로나 결함 우회가 있을 수 있고, 입자 하나나 국부 변형이 여러 연결에 함께 영향을 줄 수도 있다. 위 계산은 제품 수율을 예측하는 도구가 아니라, 매우 좋은 평균 접촉 결과만으로 다이 수율을 대신할 수 없는 이유를 보여준다.

시험 구조를 제품으로 옮길 때에는 연결 수뿐 아니라 실패를 허용하는 방식도 옮겨 봐야 한다. 단순 연결 사슬은 끊어진 접점을 찾기에 유용하지만, 실제 메모리의 예비 자원과 동작 조건을 모두 대표하지는 않는다. 반대로 기능 시험을 통과했다는 결과만으로 장기간의 열 이력까지 설명할 수도 없다. 측정마다 답하는 질문이 다르므로 서로 대신 쓰지 않는 것이 핵심이다.

그래서 개발팀이 공유해야 할 자료는 평균 접촉 저항 하나보다 넓다. 저항의 분포, 개방과 단락의 위치, 열처리 전후의 변화, 최종 기능 시험 결과를 동일한 좌표와 이력으로 연결해야 한다. ‘어느 공정을 더 개선할까’라는 결정은 이 분포를 보아야 구체화된다.

연구 시연의 연결 밀도와 SSD 성능은 다른 층위다

imec와 EV Group은 2026-05-28 ECTC 관련 발표에서 200 nm 피치의 웨이퍼 대 웨이퍼 하이브리드 접합 시험 구조를 소개했다. 이는 연결 기술의 연구 결과이며, Kioxia NAND 제품에 같은 피치가 쓰인다는 뜻은 아니다. 공식 발표

연결 간격을 줄이면 제한된 면적 안에 배치할 수 있는 연결 후보가 늘어난다. 그러나 그 연결을 실제 데이터 경로로 쓸 회로, 전력과 라우팅 공간이 함께 필요하다. 접합 피치가 절반이 됐다고 메모리 속도나 SSD 처리량이 같은 비율로 개선된다고 계산할 수는 없다.

제품 수치도 경계를 지켜 읽어야 한다. Kioxia의 2024-07-03 QLC 샘플 발표는 3.6 Gbps 인터페이스 속도를 제시하면서 특정 시험 환경의 값임을 명시했다. 이 값은 완성 SSD의 지속 쓰기 속도와 다른 측정치다. 당시 제품 발표

SSD 설계자는 개선된 NAND 인터페이스가 자기 시스템의 어느 대기 시간을 줄이는지 먼저 확인해야 한다. 데이터가 어레이에서 준비되기를 기다리는 시간이 큰지, 채널 전송이 제한인지, 컨트롤러와 호스트 경로가 제한인지에 따라 투자할 자원이 달라진다. 인터페이스 여유가 늘어도 다른 단계가 한계라면 사용자가 보는 처리량은 그 한계에 머문다.

한국 공급망이 물어야 할 것은 어느 수율을 바꾸느냐이다

한국의 메모리·장비·소재 조직이 이 흐름을 검토한다면 ‘접합 시장이 커진다’는 문장보다 자기 공정이 어떤 손실을 바꿀 수 있는지부터 정의하는 편이 유용하다. CMP 재료는 표면 형상과 연결되고, 세정은 접합 전 표면 상태와 연결되며, 계측은 원인과 불량 위치를 구분하는 역할을 맡는다. 이는 특정 기업의 수주 전망이 아니라 앞에서 설명한 제조 흐름에서 도출한 판단 기준이다.

공정팀의 첫 결정은 성능 이익이 나온 시험편을 더 만드는 일과 양품 분포를 안정시키는 일 중 무엇이 현재 병목인지 고르는 것이다. 설계팀의 결정은 높아진 셀·인터페이스 여유를 처리량에 쓸지, 전력이나 용량 구성의 여유로 쓸지 정하는 것이다. 같은 기술 발표라도 두 팀이 요구할 증거가 같을 수 없다.

앞으로 6~12개월 동안 새 발표를 읽을 때도 이 기준을 유지할 수 있다. 시험 구조의 성과가 실제 메모리 동작으로 이어졌는지, 같은 용량과 조건에서 양품 비트당 비용이 개선됐는지, 개선된 인터페이스가 실제 워크로드의 제한을 풀었는지를 구별하자. 다른 제품·조건의 수치를 한 선에 놓는 순간 비교는 의미를 잃는다.

CBA는 웨이퍼 한 장을 더 쓰는 비용을 지불하고 제조 흐름을 나누는 선택이다. 그 선택이 성공하면 셀과 CMOS를 각자 유리한 조건에서 만들 수 있다. 그 성공을 경제적 가치로 바꾸는 마지막 관문은 두 장을 붙인 뒤에도 충분한 양품 비트가 남느냐에 있다.

Sources

• Applied Materials: Kioxia joins the EPIC Center, 2026-09-29
• Kioxia: CBA technology development, 2024-03-14
• Kioxia: CBA structure and process explanation
• imec: 400 nm wafer-to-wafer bonding, 2024-02-19
• imec and EV Group: 200 nm bonding test vehicle, 2026-05-28
• Kioxia: QLC sample announcement, 2024-07-03

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