Micron encerra uma aposta de 20 anos e aposta no 3D: roteiro de DRAM, vHBM e NAND de 400 camadas

A Micron abandona a arquitetura de célula 4F-square, testada durante cerca de duas décadas, e redireciona o capital futuro para DRAM 3D, união de wafers e NAND acima de 400 camadas — tudo o que segue são declarações de roteiro da Micron divulgadas em 22 de outubro de 2026, não produtos já lançados.

Resumo em 30 segundos

• A Micron encerra sua arquitetura de célula 4F-square após cerca de duas décadas de testes e desloca o capital futuro para a DRAM 3D (declarações de roteiro da Micron, divulgadas em 22 de outubro de 2026).
• O roteiro de DRAM vai de 1-delta, um nó de classe 10 nm de sétima geração em produção com rendimento (yield), com densidade 25% maior, a 1-epsilon, que introduz a união de wafers (wafer bonding), depois zeta angstrom, o primeiro nó abaixo de 10 nm, em desenvolvimento inicial e com litografia EUV de alta abertura numérica (High-NA EUV), e eta angstrom, que o sucede com materiais experimentais.
• Para HBM, a Micron apresentou a vHBM, uma arquitetura HBM vertical. A HBM4 não precisou de um CMOS mais avançado para atingir as metas de consumo e desempenho da Micron, mas a HBM4E precisará.
• A NAND G11 deve iniciar sua rampa no segundo semestre de 2027, com mais de 400 camadas, união wafer-on-wafer, mais que o dobro da densidade de bits da G9, 1,5 vez a velocidade de E/S e menor energia por transferência. A NAND de classe IA se divide em projetos SLC de bloco pequeno e alto IOPS, e em NAND de alta largura de banda que empilha NAND com TSV e coloca dies lógicos perto da computação.

Background

Durante décadas, o escalonamento da memória repousou sobre uma premissa simples: tornar menor a estrutura planar. Colocar as células mais próximas, imprimi-las com mais precisão, e o mesmo wafer rende mais bits. A célula 4F-square que a Micron testou durante cerca de 20 anos pertencia a essa tradição planar. Era uma tentativa de aproximar a área da célula de um limite teórico, mas após anos de testes nunca se tornou o caminho de produção.

Nas declarações de roteiro divulgadas em 22 de outubro de 2026, a Micron mudou essa premissa. Em vez de extrair mais de um layout plano, a empresa redireciona o capital para empilhar estruturas para cima, unir wafers entre si e reorganizar a lógica em três dimensões. A virada não se limita à DRAM. O mesmo roteiro cobre uma virada vertical para HBM, RDIMMs de servidor maiores, NAND acima de 400 camadas e projetos de NAND pensados especificamente para sistemas de IA. É menos uma decisão isolada de processo do que uma redefinição estrutural de todo o portfólio de memória.

Uma condição atravessa todo o artigo. Tudo o que está aqui é uma declaração de roteiro. Alguns itens, como 1-delta, já estão em produção com rendimento. Outros estão muito antes: zeta angstrom está em desenvolvimento inicial, eta angstrom vem depois, e a rampa da G11 está planejada para o segundo semestre de 2027. Um roteiro traz informação real sobre direção e sequência, declarada pela própria empresa. Não garante produção, remessas nem receita, e deve ser lido mantendo essa distância.

Business Deep Dive

O roteiro de nós de DRAM: do planar ao 3D

O roteiro parte da produção, não de um conceito. 1-delta, o nó de classe 10 nm de sétima geração, está em produção com rendimento e entrega densidade 25% maior. Essa âncora importa: a sequência que a Micron descreveu começa com um nó que já produz, e não com um alvo distante de pesquisa.

O passo seguinte, 1-epsilon, introduz a união de wafers. Unir dois wafers tem sido uma técnica comum em sensores de imagem, em NAND e no encapsulamento avançado. A mudança é incluí-la de forma explícita no roteiro principal de DRAM. Depois vem zeta angstrom, o primeiro nó da Micron abaixo de 10 nm, agora em desenvolvimento inicial e construído em torno da High-NA EUV. Eta angstrom sucede zeta e aplica materiais experimentais. A própria passagem para nomes em angstrom sinaliza como a empresa concebe a era após os rótulos de classe 10 nm.

Ao lado dos nomes de nó, há uma mudança estrutural. A lógica CMOS da DRAM se desloca para arranjos 3D. A ideia não é apenas empilhar células. Se a lógica que aciona as células também for reorganizada em três dimensões, os projetistas podem repensar ao mesmo tempo o comprimento das interconexões, a área e os caminhos de energia. Colocado ao lado do fim da 4F-square, o quadro é coerente: o centro de gravidade se afasta de encolher uma célula planar e se aproxima da união e da lógica 3D.

HBM: vHBM e a condição CMOS para a HBM4E

O termo-chave para HBM é vHBM, uma arquitetura HBM vertical. A HBM já empilha dies de DRAM na vertical com TSV. O que a Micron colocou no roteiro é um passo adiante nessa direção vertical. As declarações não trouxeram um método de empilhamento nem números para a vHBM, de modo que a conclusão sustentable é apenas de direção: a próxima fase da concorrência em HBM está se tornando uma disputa de estrutura, e não apenas de números de largura de banda.

Os comentários sobre CMOS se dividem por geração. A HBM4 não precisou de um CMOS mais avançado para atingir as metas de consumo e desempenho da Micron, mas a HBM4E precisará. Essa única frase importa porque a própria empresa reconhece que o gargalo se desloca para além da célula DRAM, em direção ao CMOS lógico, incluindo o die base. Isso também explica por que a DRAM 3D e os arranjos 3D da lógica CMOS de DRAM aparecem no mesmo roteiro. A partir da geração HBM4E, a competitividade de um fabricante de memória será julgada pela soma de escalonamento de célula, projeto lógico e habilidade de união, e não apenas pelo escalonamento de célula.

Memória de servidor e móvel: LPDDR6, DDR6 e um RDIMM de 1 TB

O roteiro trouxe números por produto. Declara-se que a LPDDR6 oferece consumo 35% melhor que a LPDDR5, e a DDR6 mira no dobro da largura de banda da DDR5. No lado do servidor, a Micron amostrou recentemente um RDIMM DDR5 de 512 GB e planeja depois um RDIMM de 1 TB. À medida que os servidores de IA exigem mais capacidade e largura de banda de memória por sistema, dobrar a capacidade do RDIMM muda o total de memória que um projetista pode instalar no nível do rack. Aqui vale a mesma disciplina do restante do roteiro: são metas e planos. Amostrar não é produzir em massa, e um plano não é uma remessa.

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NAND G11: um plano de rampa além de 400 camadas

Para a NAND, a peça central é a G11. A rampa está planejada para o segundo semestre de 2027, com mais de 400 camadas e união wafer-on-wafer. As metas de desempenho são mais que o dobro da densidade de bits da G9, 1,5 vez a velocidade de E/S e menor energia por transferência. A concorrência por número de camadas na NAND foi durante muito tempo uma disputa de altura de empilhamento. As declarações sobre a G11 diferem em um ponto: elas vinculam de forma explícita a duplicação da densidade de bits à união wafer-on-wafer. Se o wafer de células e o wafer de circuitos periféricos forem fabricados separadamente e depois unidos, cada wafer pode ser otimizado para o seu próprio processo, em vez de forçar ambos a um único fluxo de compromisso.

NAND de classe IA: um nível de velocidade e um nível de largura de banda

O que os centros de dados de IA pedem à NAND também está mudando. A Micron apresentou a NAND de classe IA em dois ramos. O primeiro é um projeto SLC de bloco pequeno e alto IOPS. Ele prioriza as operações de entrada e saída por segundo e a responsividade em vez da capacidade bruta, o que combina com cache, metadados e outras camadas de acesso frequente. O segundo é a NAND de alta largura de banda: dies de NAND empilhados com TSV, com dies lógicos situados perto da computação. Esse projeto reformula a NAND, que deixa de ser armazenamento em massa e barato para se tornar outro nível de memória ao lado do processador. Ambos os ramos são direções de projeto em fase de roteiro, não produtos. Como sinais, porém, são claros: na infraestrutura de IA, a fronteira entre armazenamento e memória está se dissolvendo.

Chase's Take

A decisão mais pesada deste roteiro não é um lançamento. É um cancelamento. Encerrar uma linha de pesquisa de cerca de 20 anos é um julgamento técnico e, ao mesmo tempo, uma decisão de alocação de capital. Organizações de pesquisa são estruturalmente lentas para encerrar as próprias linhas longevas. O dinheiro já gasto é muito, a imagem da recompensa é nítida, e ambos os fatos empurram para mais um ano. A Micron disse em público que reconheceria esse custo afundado e moveria capital finito para a união e as estruturas 3D. Em termos de gestão, o cancelamento carrega mais informação do que qualquer tecnologia nova da lista, porque responde onde a empresa pretende construir sua estrutura de custos para a próxima década.

A própria estrutura de custos está se movendo. À medida que a união e o 3D ocupam o centro, a concorrência se amplia da velocidade do encolhimento litográfico para o rendimento da união, o alinhamento do empilhamento e a integração lógica. Com isso, muda a composição dos pedidos de equipamentos. A importância da litografia mais avançada, incluindo a High-NA EUV, na verdade aumenta no passo zeta, enquanto, ao mesmo tempo, ferramentas de união, metrologia e inspeção entram no fluxo principal da DRAM. Para os fabricantes de equipamentos, um fabricante de memória mudar seu roteiro é, portanto, também uma mudança no que é pedido.

A outra questão de gestão é a amplitude. A Micron empurra DRAM, HBM e NAND ao mesmo tempo, e em cada área no nível de mudança estrutural. A amplitude permite à empresa se dirigir à infraestrutura de IA como um todo, mas dispersa o capital e o foco organizacional. Um foco estreito eleva as chances de profundidade em uma área e remove o amortecedor se o mercado se mover em outra direção. Este roteiro escolhe amplitude com mudança estrutural dentro de cada área. Se essa escolha vai funcionar não será decidido pelo anúncio. Será decidido pelo rendimento da união em 1-epsilon, por como a Micron obtém o CMOS avançado de que a HBM4E precisa, e por a rampa da G11 chegar de fato no segundo semestre de 2027.

Para os rivais coreanos, o ponto a observar é a mudança na gramática da concorrência. À medida que a disputa se amplia do escalonamento de célula para a união e a integração 3D, uma parte maior do resultado fica fora da vantagem de escalonamento que os fabricantes coreanos de memória construíram. Lido ao contrário, quem fixar primeiro o rendimento da união e a integração lógica levará ao mesmo tempo o custo e o desempenho da próxima geração. O cancelamento da Micron não deve ser lido apenas como a decisão de uma empresa americana. É um sinal de que os critérios pelos quais toda a indústria de memória é julgada estão se movendo.

Implications

• Observe o precedente de alocação de capital. Encerrar uma linha de pesquisa de 20 anos coloca a mesma pergunta a todo fabricante de memória: o que custa mais, manter viva uma via envelhecida ou encerrá-la? Os roteiros futuros revelarão a resposta de cada empresa.
• A composição dos pedidos de equipamentos muda. Com a união de wafers entrando no roteiro de DRAM e a wafer-on-wafer assumida para a NAND G11, a parcela da memória nos pedidos de união, metrologia e inspeção cresce de forma estrutural. A demanda por High-NA EUV está ligada ao passo zeta.
• A concorrência em HBM se amplia para a concorrência em lógica. A declaração de que a HBM4E precisará de um CMOS mais avançado significa que a capacidade de die base e de projeto lógico se torna uma variável maior a cada geração de HBM. Propostas como a vHBM se situam no mesmo contexto.
• Separe roteiro de remessa. 1-delta está em produção com rendimento, zeta está em desenvolvimento inicial e a rampa da G11 é um plano para o segundo semestre de 2027. Decisões de investimento e de compra devem ler cada item em seu próprio estágio, e nenhum volume de fornecimento em uma data futura deve ser inferido apenas deste roteiro.
• O armazenamento de IA ganha outro nível. Se os projetos SLC de alto IOPS e a NAND de alta largura de banda perto da computação se materializarem, a hierarquia de memória e armazenamento de um servidor de IA se divide com mais detalhe do que os três níveis conhecidos de HBM, DRAM e NAND. Os critérios de projeto de sistemas e de otimização de software mudam junto.

FAQ

Q1. O que é a arquitetura 4F-square que a Micron abandona e o que a substitui? 4F-square é uma arquitetura de célula DRAM planar que a Micron testou durante cerca de duas décadas. Nas declarações de roteiro divulgadas em 22 de outubro de 2026, a Micron disse que encerra essa via e desloca o capital futuro para a DRAM 3D. Os eixos de substituição são a união de wafers, introduzida em 1-epsilon, os arranjos 3D da lógica CMOS de DRAM e a arquitetura vertical vHBM.

Q2. Como vai o roteiro de nós de DRAM de 1-delta a eta angstrom? 1-delta é um nó de classe 10 nm de sétima geração em produção com rendimento, com densidade 25% maior. 1-epsilon introduz a união de wafers. Zeta angstrom é o primeiro nó abaixo de 10 nm, em desenvolvimento inicial, e usa High-NA EUV. Eta angstrom sucede zeta e aplica materiais experimentais. Os passos posteriores estão mais cedo em seu desenvolvimento, e nenhuma dessas declarações é um calendário confirmado de remessas.

Q3. O que é a vHBM e em que diferem os requisitos de CMOS da HBM4 e da HBM4E? vHBM é uma arquitetura HBM vertical, apresentada como um passo adiante na estrutura vertical da HBM. Sobre CMOS, a Micron disse que a HBM4 não precisou de um CMOS mais avançado para atingir suas metas de consumo e desempenho, mas a HBM4E precisará. Nenhum número de desempenho por geração além dessa declaração é afirmado aqui.

Q4. Quais são os planos para a NAND G11 e a NAND de classe IA? A G11 deve iniciar sua rampa no segundo semestre de 2027, com mais de 400 camadas e união wafer-on-wafer, mirando mais que o dobro da densidade de bits da G9, 1,5 vez a velocidade de E/S e menor energia por transferência. A NAND de classe IA foi apresentada em dois ramos: projetos SLC de bloco pequeno e alto IOPS, e NAND de alta largura de banda com dies de NAND empilhados com TSV e dies lógicos situados perto da computação. Tudo isso são declarações de roteiro, não produtos lançados.

Fontes

• Micron Technology, declarações de roteiro divulgadas em 22 de outubro de 2026 — fim da 4F-square e virada para a DRAM 3D; os nós 1-delta, 1-epsilon, zeta angstrom e eta angstrom; vHBM; o requisito de CMOS da HBM4E; planos de LPDDR6, DDR6 e RDIMM; a NAND G11 e as direções da NAND de classe IA

Este artigo tem fins apenas informativos e não recomenda a compra ou a venda de qualquer valor mobiliário. Os itens de roteiro descritos são declarações da empresa conforme divulgadas, não calendários confirmados de produção em massa ou de remessas.

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