為什麼格羅方德要為台積電製造矽中介層 — CoWoS瓶頸的內幕

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*撰寫：2026-10-09 · Chase（Synopsys Staff Product Engineer，PrimeTime STA signoff · 晶圓代工實務）* — ## 30秒摘要 **2026年10月8日，GlobalFoundries（GF）宣布與台積電簽訂 silicon interposer 供應合約。** 規模為 **$2 billion，初始合約期間5年**。GF將在紐約Malta（Fab 8）擴充產能，製造將進入台積電CoWoS（Chip-on-Wafer-on-Substrate）advanced packaging生態系的silicon interposer。**量產ramp-up以2028年上半年（H1 2028）為目標**。據GF表示，這將成為美國首個advanced packaging用silicon interposer生產據點（[GF官方發布](https://gf.com/news-and-events/news/globalfoundries-reaches-agreement-to-establish-us-based-supply-of-silicon-interposers-for-advanced-ai-packaging/)、[Reuters](https://www.reuters.com/world/asia-pacific/globalfoundries-make-key-ai-chip-component-tsmc-2026-10-08/)）。 **這則新聞為何重要：** CoWoS是台積電的2.5D packaging技術，是將GPU logic die與HBM stack整合為單一封裝的AI加速器標準製程。自2024年以來AI需求暴增，台積電的CoWoS產能至今仍無法填補一度擴大至20%多的supply-demand gap（[exponentialindustry](https://exponentialindustry.com/blog/2026-08-10-tsmc-cowos-soic-ai-advanced-packaging-bottleneck/)、[temperature2](https://temperature2.com/p/2026-09-10-guide-what-is-cowos-packaging/)），在2026年7月的財報發布中，魏哲家（C.C. Wei）執行長直接提到packaging capacity正在限制客戶的成長（[techtimes](http://www.techtimes.com/articles/320142/20260711/tsmc-q2-earnings-july-16-three-cowos-signals-that-test-ais-spending-ceiling.htm)）。曾是晶圓代工競爭對手的GF進入台積電的supply chain，是一起象徵性事件，顯示advanced packaging已成為瓶頸的核心。**宣布當日GF股價（GFS）在盤前上漲約+4%**，也有報導指出盤中漲幅接近+6%（[Reuters](https://www.reuters.com/world/asia-pacific/globalfoundries-make-key-ai-chip-component-tsmc-2026-10-08/)、[Stocktwits](https://stocktwits.com/news-articles/markets/equity/tsmc-taps-globalfoundries-in-2b-ai-chip-deal-gfs-stock-1-month-high/cZDUNeiRBNF)）。 — ## Background ### 已宣布合約的實質 整理GF於2026年10月8日發布內容的核心如下（[GF官方發布](https://gf.com/news-and-events/news/globalfoundries-reaches-agreement-to-establish-us-based-supply-of-silicon-interposers-for-advanced-ai-packaging/)）。 - **交易結構：** GF向台積電提供manufacturing service。也就是說，台積電是客戶（customer），GF是供應商。GF並非取代台積電的advanced packaging（或logic）晶圓代工，而是負責製造構成CoWoS封裝的**一個component — silicon interposer**。 - **地點：** 在紐約Malta的Fab 8追加擴充capacity。 - **金額·期間：** Multi-year $2 billion agreement。初始期間5年，並包含因應需求增加的追加擴充framework。 - **時程：** 以2028年上半年開始volume production ramp-up為目標。 - **技術範圍：** 不僅包含Silicon interposer，也包含「embedded deep trench capacitor components」。用於改善高性能晶片的power efficiency。 - **美國首例：** GF表示，這是以美國為基地（USA-based）的advanced packaging用silicon interposer供應源中的首例。GF的Ed Kaste（Senior Vice President, CMOS Business）在發布文中強調，advanced packaging對於達成next-generation AI系統的performance、power efficiency與scale正變得愈來愈重要。需要注意的是：**數量（wafers per month）與單價並未公開。** $2B是5年的合約規模，在2028年ramp-up之前不會有實質出貨。必須理解，這筆交易不是「現在」就消除瓶頸的交易，而是**改變2028年以後供應結構的前置部署**。 ### 為何是現在 — CoWoS產能的實際樣貌 台積電的CoWoS capacity軌跡陡峭，但需求更陡峭。綜合TrendForce估計與業界報導（[exponentialindustry](https://exponentialindustry.com/blog/2026-08-10-tsmc-cowos-soic-ai-advanced-packaging-bottleneck/)、[temperature2](https://temperature2.com/p/2026-09-10-guide-what-is-cowos-packaging/)、[wiles-wiki](https://github.com/chriswiles/wiles-wiki/blob/HEAD/content/ai-reference/semiconductor-supply-chain-deep-dive.md)）： | 時點 | 台積電CoWoS月產能（wafers/month，年底run-rate） | |—|—| | 2024年底 | ~35,000–40,000 | | 2025年底 | ~75,000–80,000 | | 2026年底（目標） | ~120,000–140,000 | 不到2年就擴大約4倍，supply-demand gap卻看來只會從2026年中約20%縮小至年底約10%的水準。依Morgan Stanley估計基準，CoWoS需求（單位）為2025年689,000 → 2026年1,394,000 → 2027年2,694,000，2年內幾乎變成4倍（[gate.com](https://www.gate.com/blog/cowos-technology-explained-why-tsmc-advanced-packaging-has-become-the-ai-chip-capacity-bottleneck)）。這是產能以超過CAGR 80%的速度成長仍追不上需求的結構。尤其僅NVIDIA一家就占了2025~2026年台積電CoWoS產能的**50~60%**（[wiles-wiki](https://github.com/chriswiles/wiles-wiki/blob/HEAD/content/ai-reference/semiconductor-supply-chain-deep-dive.md)、[aistockwire](https://aistockwire.com/blog/advanced-packaging-cowos-ai-chip-bottleneck-stocks)）。剩餘的40%由AMD、Broadcom·Marvell系custom ASIC、AWS Trainium等分食。在2026年7月的財報電話會議上，魏哲家執行長表示「packaging capacity太緊了，現在已經在限制我客戶的成長（so tight that now it's limiting my customers' growth）」（[techtimes](http://www.techtimes.com/articles/320142/20260711/tsmc-q2-earnings-july-16-three-cowos-signals-that-test-ais-spending-ceiling.htm)）。台積電的台灣嘉義（AP6/AP7）封裝樞紐正以全球最大規模擴張（[exponentialindustry](https://exponentialindustry.com/blog/2026-08-10-tsmc-cowos-soic-ai-advanced-packaging-bottleneck/)），但新產線需要12~18個月的qualify期間，瓶頸消除時點被推遲至2027年以後。 ### GF Malta（Fab 8）是一座什麼樣的晶圓廠 位於Malta, New York的Fab 8是GF的flagship晶圓廠。據紐約州發布，目前**每年生產約400,000片晶圓**，GF已在Fab 8投資超過$15 billion（[governor.ny.gov](https://governor.ny.gov/news/governor-hochul-announces-globalfoundries-will-establish-first-its-kind-advanced-packaging-and)）。製程以12nm FinFET起，至FD-SOI（22FDX）、28/40/55nm等mature node為主。Malta園區的擴張計畫本來就很大： - 美國CHIPS and Science Act直接支援**$1.5 billion** — 分配給GF的美國擴張（[tomshardware](https://www.tomshardware.com/tech-industry/manufacturing/globalfoundries-gets-15-billion-from-chips-fund-dollar600-million-from-ny-state)、[GF官方](https://gf.com/news-and-events/news/globalfoundries-and-biden-harris-administration-announce-chips-and-science-act-funding-for-essential-chip-manufacturing/)）。這筆資金用於既有Malta fab擴張與Malta園區內**新fab建設**，兩個專案合計的目標是在10年以上期間將Malta園區capacity擴大3倍，至每年**1 million wafers**。 - 紐約州Green CHIPS計畫數億美元級支援，以及據2026年5月報導，另確保了約**$375 million**的聯邦資金（[constructionreviewonline](https://constructionreviewonline.com/globalfoundries-commits-16b-to-boost-u-s-semiconductor-manufacturing/)）。 - GF的整體美國投資計畫為**$16 billion**規模（Malta + Vermont Essex Junction），Malta也將進駐**New York Advanced Packaging and Photonics Center**（紐約州$20M + 美國商務部$75M支援，[governor.ny.gov](https://governor.ny.gov/news/governor-hochul-announces-globalfoundries-will-establish-first-its-kind-advanced-packaging-and)）。在此之上，GF已經在美國與新加坡營運**advanced packaging產品組合**（2.5D/3D integration、interposer、wafer-to-wafer bonding、die-to-wafer bonding、TSV、assembly、test）（[bitcoinversus.tech](https://bitcoinversus.tech/2026/10/08/semiconductors-globalfoundries-tsmc-2-billion-silicon-interposer-new-york-ai-packaging/)）。也就是說，製造interposer所需的製程基礎設施本來就已存在於GF內部。

Deep Dive

什麼是Silicon interposer — CoWoS 2.5D封裝堆疊的結構

要理解Silicon interposer，只要從上到下跟著CoWoS（Chip-on-Wafer-on-Substrate）封裝堆疊看即可。

1. 最上層：chiplets（side-by-side）。 一個GPU logic die（例如NVIDIA Blackwell的compute die）與其旁邊多個HBM stack並排放置。小晶片透過micro-bump（凸塊間距~130µm級）接合到interposer上。
2. 中間：silicon interposer。 鋪在小晶片下方的大型矽基板。表面有密集的RDL（redistribution layer）布線，以及貫穿基板的TSV（through-silicon via）。2.5D interposer的TSV通常直徑~10µm、深度~100µm級，interposer本身經thinning薄化至~100µm厚度（Amkor TSV技術文件）。Logic die ↔ HBM stack之間的數千個訊號，透過interposer的微細布線傳遞。
3. 最下層：package substrate。 Interposer透過C4凸塊接合到organic package substrate，substrate再與PCB連接。

核心要點：interposer是「封裝內的超微細PCB」。 若PCB trace是數十µm單位，interposer布線則以sub-micron級BEOL水準的線寬繪製。當HBM的每個pin在HBM3E以6.4 GT/s以上、HBM4以8 GT/s以上切換時，若不將logic die與記憶體stack之間的電氣距離維持在數百µm以內，就無法得到頻寬。Interposer正是提供這種「物理接近性」的零件。隨著記憶體世代提升，這個負擔愈來愈大。從HBM3E（12-high，以每die 24Gb計每stack 288Gb）到HBM4（16-high，每stack 384Gb級），每stack的pin數與per-pin data rate（8 GT/s以上）同時上升，interposer必須承受的同時切換電流與訊號完整性裕度同時惡化。這就是interposer不是單純「布線板」、而是SI·PI設計最前線的原因。

CoWoS-S vs CoWoS-L — interposer變大的原因

台積電以interposer技術經歷了CoWoS的世代變遷（exponentialindustry、webpronews）。

為何從-S走向-L？因為Reticle limit。 即使用stitching拼接微影設備一次能曝光的最大面積（reticle，32×26mm ≈ 832 mm²），monolithic silicon interposer一旦超過約3.3× reticle（約2,500~2,700 mm²），良率就會因warpage與crack問題崩解（webpronews）。但AI加速器想變得更大。NVIDIA Blackwell B200在一個封裝中放入2個GPU die + 8個HBM3E stack，這放不進3.3× reticle。Rubin的interposer達到5.5× reticle水準，在300mm晶圓上僅能取出7個封裝，面積利用率也只有45%（gate.com）。

因此出現的解法是CoWoS-L：不將整體都用矽製造，而是在organic RDL interposer上僅在需要的地方嵌入小型silicon bridge（LSI）的結構。Bridge能放進reticle limit內，RDL則可做成panel級的大尺寸。據報導，台積電在2026 Technology Symposium上，經營層曾發言5.5× reticle版本的良率已超過98%（webpronews）。路線圖為2027年9× reticle（7,700 mm²+）、2028年9.5×，之後到14×。

那麼GF製造的interposer是哪一種？ 官方發布只說「silicon interposers for TSMC's CoWoS advanced packaging ecosystem」，並未明示是-S還是-L用silicon bridge。但從「silicon interposer」一詞與embedded deep trench capacitor的提及來看，可解讀為GF將負責CoWoS-S風格的monolithic silicon interposer（或CoWoS-L的LSI bridge用silicon component）生產。無論哪一種，大型矽加工 + TSV + deep trench都落入GF Malta的製程產品組合之內。

瓶頸的物理原因 — 為何卡住的是「不是晶圓，而是封裝」

瓶頸可分三個層次說明。

第一，產能算術的扭曲。 CoWoS產能通常以「wafers per month」發布，但interposer愈大，12吋carrier wafer能取出的封裝數就急遽減少。5.5× reticle時只有7個。也就是說，即使是相同的wpm數字，effective capacity（實際封裝數）也與interposer尺寸成反比。這是產能指標高估實際供應能力的結構。

第二，製程步驟的長度。 Interposer製造本身是在front-end晶圓廠進行的工作，但其後還有CoW（chip-on-wafer：小晶片接合·thinning·mold）、WoS（wafer-on-substrate：substrate接合·test）步驟接續。任何一個步驟的tool不足，整條產線就會停下。尤其large interposer的warpage管理必須以carrier wafer為基礎的製程解決（Amkor TSV文件），test coverage也必須在wafer-level確保。

第三，集中度。 台積電占有leading-edge 2.5D CoWoS產能的約95%（exponentialindustry）。ASE的CoWoP、Amkor的S-SWIFT/S-Connect正以overflow進行qualify（wiles-wiki），但用於AI加速器時仍在經歷first-time-at-scale的yield ramp。也就是說，能製造interposer的qualified晶圓廠在全球事實上只有台積電本身，這曾是瓶頸的根本原因，這次GF合約正是再造一個那樣的「qualified晶圓廠」的工作。

Embedded deep trench capacitor — 為何特意提及

發布文中GF與interposer一同明示的「embedded deep trench capacitor components」不是單純裝飾。隨著AI加速器的TDP從數百W上升到1kW級，封裝PDN（power delivery network）的impedance管理會直接影響PPA。

原理是這樣。Logic die以數十A/ns級的di/dt拉電流時（supply noise），會在封裝PDN的impedance peak處發生電壓下降（droop）。阻止這一點的decoupling capacitor愈靠近負載愈有效。若把deep trench capacitor嵌入interposer內 — 因為是trench結構，單位面積的capacitance density很大 — 就能將decoupling配置在logic die正下方數百µm以內。比die-level decap的PDN loop inductance更小，比discrete capacitor on substrate近得多。結果是抑制first-droop → 改善IR drop → 在相同power envelope下確保更高frequency（或在相同frequency下更低的Vmin）。

GF能拿出這項技術的背景，在於GF的deep trench heritage。GF是一家曾在45nm SOI等製程量產eDRAM用deep trench capacitor的公司。這等於是將成熟節點晶圓廠所做的事移植到interposer上。Interposer製造不需要leading-edge EUV。 10µm級TSV與sub-micron級RDL布線，用mature node的lithography與BEOL設備就足以製造。這正是GF即使不覬覦台積電logic晶圓代工，也能進入這場遊戲的技術原因。

Chase's Take

Interposer如今是PPA方程式的一部分

從做PrimeTime STA signoff的工程師觀點來看，interposer時代的timing closure不會在die boundary結束。Logic die與HBM stack之間的die-to-die interface — 無論NVIDIA還是AMD，內部是UCIe系還是proprietary D2D PHY — 都必須將interposer布線的insertion delay與crosstalk反映到timing budget中。Interposer RDL trace的電阻·電容特性與on-die wire不同，TSV還會產生垂直方向的額外寄生成分。若假設這段為「zero-delay」就做signoff，會在silicon上出問題。

我在現場看到的實務意涵有兩點。第一，package-aware STA的重要性上升。PrimeTime等signoff tool已經能接受以S-parameter為基礎的package model，但實際用包含interposer model的full-path signoff來跑的設計公司還不多。第二，PDN co-design。如上所述，當deep trench decap進入interposer，若仍以過去將die-level的IR-drop signoff（RedHawk類）與package PDN解析分開看的工作流程，就看不到全貌。必須將interposer decap的位置·容量與die的power map一起最佳化，才能得到真正的PPA。GF明示要將deep trench capacitor內建於interposer，是這個攻防如今在封裝層級展開的訊號。

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GF的選擇是「不改變遊戲、而是擠進牌局」的最佳一步

坦白說，GF與台積電攜手的這筆交易中，最聰明的部分是沒有暴露自己的弱點。GF自2018年停止7nm開發以來，已完全退出leading-edge logic競爭。台積電CoWoS客戶想要的也不是GF的7nm，而是「依台積電規格製造出來的interposer」。Interposer用mature node就已足夠，GF Malta已經擁有那些設備。對GF而言，這是提高既有fab的utilization、同時取得AI supply chain門票；對台積電而言，則是再確保一個qualified capacity。這與其說是Win-win，不如說更接近bottleneck-sharing。

另一個值得注意的點是金額的性質。$2B/5年相當於每年$400M水準的run-rate，但在2028年ramp-up之前沒有營收貢獻。市場以+4%反應的，不是眼前的業績，而是對「GF已成為AI packaging supply chain的qualified supplier」這種地位變化的repricing。不過由於數量·單價未公開，在2028年實際良率與台積電的allocation確認之前，估值上應保持謹慎。

Onshoring的真正意義 — 「美國首例」一詞的重量

GF表示Malta將成為美國首個advanced packaging用silicon interposer生產據點。這句話與CHIPS Act的政策目標精確契合。台積電CoWoS產能95%集中在台灣的結構（exponentialindustry）本身就是地緣政治風險。台積電Arizona正將front-end帶到美國，但主流分析認為，advanced packaging的美國據點在2028~2029年之前無法消除瓶頸（exponentialindustry）。GF Malta的2028年H1 ramp-up與該時間線精確一致。

不過有一部分需要驗證：GF的「first U.S.-based source」是公司方面的主張。Intel的EMIB/Foveros、Amkor在美國的advanced packaging投資等也存在。若限定於CoWoS ecosystem，這句話很可能是對的，但若擴大解釋為「美國advanced packaging整體」，就可能有誤。許多報導在文章中模糊了這個區別，讀者應注意。

Implications

1. 台積電的CoWoS瓶頸在結構上將持續到2028年。 儘管目標是2026年底120k~140k wpm、2027年底~200k wpm，需求成長率更快。GF Malta的ramp-up（2028年H1）將成為對2028年以後供需緩解有貢獻的第一個來自「非台積電晶圓廠」的供應源。在那之前，關鍵在於ASE CoWoP·Amkor S-SWIFT的overflow qualify速度。

2. OSAT與IDM的界線正在模糊。 傳統上interposer由台積電in-house製造。如今GF這家foundry以component supplier身分進入台積電的packaging supply chain。這對Samsung的I-Cube、Intel的EMIB陣營也有很大啟示 — 是advanced packaging的merchant市場開始打開的訊號。未來可能會出現「interposer專業晶圓代工」這個類別。

3. 對韓國業界的啟示。 直接而言，對SK hynix·Samsung的HBM事業是中性的（記憶體stack本身的需求不變）。但應從兩個角度看。第一，CoWoS產能就是HBM出貨量的上限，因此interposer供應擴大是提高HBM需求實現率的方向。隨著走向HBM4（16-high，以24Gb die計每stack 384Gb級），每stack的頻寬·pin數增加，interposer的SI/PDN負擔變大，而deep trench decap等技術支撐著這一點。第二，從國內後段製程·設備業者的觀點來看，意謂TSV·micro-bump·wafer thinning設備與interposer用量測（metrology）需求也將擴大到美國Malta。這就是Camtek·Onto·Besi等inspection/metrology設備商被視為封裝產線必需要素的原因（aistockwire）。

4. 投資觀點的查核點。 GFS +4%是對地位變化的repricing，不是業績反映。應確認的是① 2027年中的tool install·qualify進展、② 2028年H1 ramp-up時的良率、③ 台積電的實際allocation數量。台積電同日發布的2026年第3季營收$46.71B（年增+50%）再次確認了AI需求的強度（Stocktwits）。

5. 地緣政治。 美國的CoWoS用interposer生產據點位於CHIPS Act $1.5B支援的延長線上。加上Malta園區的Advanced Packaging and Photonics Center（紐約州$20M + 商務部$75M），美國正組成「front-end（TSMC Arizona）+ interposer（GF Malta）+ OSAT（Amkor Arizona $7B園區）」的封裝三角編隊圖像。2028年是分水嶺。

FAQ

Q1. Silicon interposer到底是什麼？
A. 在AI封裝內鋪在GPU logic die與HBM memory stack下方的大型矽基板。透過表面的微細布線（RDL）與貫穿基板的TSV，以超高速連接小晶片，扮演「封裝內的超微細電路板」角色。是台積電CoWoS封裝的核心零件。

Q2. GlobalFoundries是要代替台積電製造晶片嗎？
A. 不是。GF並非製造台積電的logic晶片或整個封裝，而是簽訂了向台積電供應構成CoWoS封裝的零件之一silicon interposer的manufacturing service合約。台積電是客戶，最終封裝組裝·整合由台積電進行。

Q3. 為何偏偏是GlobalFoundries？
A. Interposer製造不需要最先進EUV，成熟節點的lithography·BEOL·TSV·deep trench製程就已足夠。GF Malta（Fab 8）已經具備那些設備與deep trench capacitor量產履歷，是少數能製造符合台積電規格interposer的qualified晶圓廠候選之一。

Q4. 這份合約會立即解決AI晶片短缺嗎？
A. 不會。量產ramp-up以2028年上半年為目標，數量·單價也未公開。短期瓶頸（2026~2027年）取決於台積電自身擴產與ASE·Amkor的overflow應對，GF Malta是改變2028年以後供應結構的中長期牌。

本文的事實關係以2026年10月8~9日公開的報導與GF官方發布文為基準，不包含合約數量·單價·台積電實際allocation等未公開資訊。數值僅使用在報導原文中確認過的內容。

常見問題

GF與台積電的interposer合約規模與時程如何？

為20億美元規模的多年合約，初始期間5年，並包含因應需求增加的追加擴充框架。GF表示將在紐約Malta的Fab 8追加產能，以2028年上半年量產擴大為目標，並稱這是以美國為基地的先進封裝用矽中介層供應源中的首例。

GF是要取代台積電的晶圓代工嗎？

不是。GF並非取代台積電的封裝或邏輯晶圓代工，而是擔任製造構成CoWoS封裝的一個零件矽中介層與內建型深溝槽電容器零件的供應商角色。

台積電的CoWoS產能會增加多少？

以年底run-rate基準，從2024年底每月35,000~40,000片增加到2025年底75,000~80,000片，2026年底目標為120,000~140,000片。儘管如此，供需差距看來只會從2026年中約20%縮小至年底約10%的水準，且NVIDIA占有產能的50~60%。

這份合約會立即消除CoWoS瓶頸嗎？

數量與單價並未公開。20億美元是5年的合約規模，在2028年量產擴大之前沒有實質出貨，因此應理解為不是現在就消除瓶頸的交易，而是改變2028年以後供應結構的前置部署。

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