VLSI Korea三星電子·SK海力士電路設計·佈局設計·電路驗證職務差異總整理 — 如何解讀職缺公告
三星電子與SK海力士的電路設計·佈局設計·電路驗證，即使名稱相同，不同事業部的工作也不同。以PI·PD·DFT·DV·STA·Layout對照表與職缺解讀5步驟，整理如何精準選出要應徵的職務。
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核心結論3行 1. 三星電子與SK海力士即使使用相同的「電路設計」一詞，負責的晶片、製程、組織也不同。不要以職務名稱應徵，要以職缺內文的關鍵字應徵。 2. 無晶圓廠（fabless）使用的PI·PD·DFT·DV·STA·Layout，在大企業職缺中會以不同名稱分散出現。先熟記對照表，就能大幅減少落選。 3. 在記憶體公司，類比·客製化電路與驗證的比重比數位設計更大，而系統LSI·晶圓代工與記憶體事業部的電路設計，實質上是不同的職務。
為什麼職務名稱相同，工作卻不同
第一次了解半導體設計職務的人最常犯的錯誤，就是把職務名稱像字典一樣背起來。若斷定「電路設計＝寫RTL的工作」，在三星電子記憶體事業部的職缺上立刻就會錯位。在記憶體中，電路設計包含接近電晶體層級的客製化設計，例如DRAM記憶胞陣列周邊電路、sense amplifier、I/O、電源電路。相較之下，三星電子系統LSI事業部的電路設計·數位設計職缺，則更接近SoC區塊的RTL設計、合成、驗證。SK海力士也是如此。因為HBM、DRAM、NAND、CIS、SoC設計·驗證會混在同一組職缺中，若不先讀事業部與產品名稱，就會帶著不對的作品集走進面試室。
另一個重要的前提是，兩家公司的新人公開招募職務體系與有經驗者招募職務體系不同。新人招募時會以「電路設計」這類大名稱統包招募後再分發，但有經驗者招募時會拆成「HBM電路設計」、「數位設計」、「SoC設計·驗證」等以產品與區塊為單位招募。因此必須區分讀有經驗者職缺的方法與讀新人職缺的方法。本文提供兩種情況都能使用的解讀框架。
以設計流程看6個職務 — PI·PD·DFT·DV·STA·Layout
以無晶圓廠與設計公司日常使用的六個縮寫為基準整理，就能看見全貌。
RTL / DV (Design Verification) — 將規格以Verilog·SystemVerilog實現，並驗證該實現是否按規格運作的前段。DV處理以SystemVerilog與UVM為基礎的testbench、coverage、assertion。三星電子系統LSI與SK海力士SoC設計·驗證職缺最接近這個領域。
PI / PD (Physical Implementation / Physical Design) — 將合成後的netlist轉換為實際佈局·繞線的後端。包含Floorplan、placement、CTS、routing、ECO。在大企業記憶體組織中，這項工作常由專責團隊分工負責，職缺中可能標示為「佈局設計」、「後端設計」、「實體設計」、「實現設計」等，務必以內文確認。
STA (Static Timing Analysis) — 負責signoff晶片在目標clock下是否滿足setup·hold的角色。以PrimeTime等tool管理timing constraint、corner、mode。雖然與PI/PD相鄰，但STA專責職缺會另外看constraint撰寫經驗與timing ECO判斷力。
DFT (Design for Testability) — 為了量產測試，插入scan、MBIST、LBIST、ATPG結構並確保test coverage的職務。在記憶體中，MBIST與redundancy、repair概念尤其重要。DFT越來越常作為獨立職務招募，既不是RTL設計者，也不是PD工程師。
Layout — 在類比·客製化電路中，將schematic畫成實際mask圖面的layout是獨立職務。與數位自動P&R不同。在DRAM、HBM基礎裸晶、高速I/O等手動layout與matching、parasitic管理左右效能的領域，徵才需求穩定。
類比·客製化電路設計 — 在電晶體層級設計ADC、PLL、SerDes、電源、I/O電路，並以SPICE模擬驗證。記憶體電路設計職缺中有相當多實際上屬於這個領域。若只以數位RTL作品集應徵，在書面階段就會暴露不匹配。
對照表 — 將無晶圓廠用語翻譯為大企業職缺語言
| 無晶圓廠·一般用語 | 三星電子職缺中常見的表達 | SK海力士職缺中常見的表達 | 內文中要確認的關鍵字 | 核心能力 |
|---|---|---|---|---|
| RTL設計 | 數位設計、邏輯設計、SoC設計（系統LSI·Foundry） | 數位設計、SoC設計、HBM邏輯裸晶設計 | Verilog、SystemVerilog、合成、lint、CDC | 規格解讀、micro-architecture、可合成的程式碼撰寫 |
| DV驗證 | 設計驗證、驗證設計、SoC驗證 | SoC設計·驗證、功能驗證 | UVM、assertion、coverage、formal | Test plan、SystemVerilog、除錯速度 |
| PI / PD | 佈局設計、後端、實體實現（依組織標示不同） | 後端設計、實體設計（需依職缺確認） | Floorplan、P&R、CTS、Innovus、ICC2、ECO | PPA平衡、congestion解決、signoff理解 |
| STA | 時序設計、signoff、時序驗證 | 時序驗證、STA（需依職缺確認） | PrimeTime、SDC、corner、OCV、ECO | Constraint撰寫、timing path解讀 |
| DFT | 測試設計、DFT設計 | DFT、測試設計、MBIST | Scan、ATPG、MBIST、Tessent、TestMAX | Test coverage、診斷、量產良率觀點 |
| Layout | 佈局設計、光罩設計 | 佈局、客製化佈局 | Virtuoso、matching、DRC、LVS、EM/IR | 類比 sense、寄生成分管理 |
| 類比電路 | 電路設計（記憶體）、類比設計、I/O設計 | 電路設計（HBM·DRAM）、類比設計 | SPICE、PLL、ADC、SerDes、sense amp | 電路理論、製程理解、模擬驗證 |
表格只是起點。即使在同一家公司，標示也會依事業部與招募季節而改變。以表格掌握方向後，務必對照該職缺內文的「工作內容」與「資格條件」句子。
三星電子 — 從事業部切開來讀
在三星電子DS部門看設計職務時，事業部是第一個篩選條件。
記憶體事業部的電路設計，具有以DRAM·HBM為中心的客製化·類比性格很強。在HBM中，範圍涵蓋核心裸晶與基礎裸晶、TSV介面、I/O與可靠性設計。若只以RTL經歷應戰，應該挑選邏輯裸晶設計或數位區塊職缺。
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系統LSI事業部的電路設計·數位設計，接近行動AP、影像感測器、顯示驅動器等SoC設計。這裡最能期待與無晶圓廠所做的RTL·DV·後端分工相似的結構。
Foundry事業部的設計相關職務，混有支援客戶晶片的Design Service、函式庫、PDK、DTCO性格。必須區分讀法：是直接設計產品的工作，還是協助客戶能夠設計的工作。即使同樣是「設計」，產出物是晶片本身，還是設計環境與方法論，也有所不同。
在新人公開招募中，公開資料可確認電路設計職務常被導向系統LSI與Foundry方向。將此與以其他管道或內部培育補足記憶體電路設計人力的結構連結起來理解即可。新人應徵者不要以「三星電路設計」一概而論，應在職務介紹中確認被分發到哪個事業部的可能性較高。
SK海力士 — 將HBM與SoC分開來讀
公開報導確認，SK海力士的有經驗者招募透過「月度hy-way」等定期有經驗者招募窗口，反覆招募HBM電路設計、數位設計、SoC設計·驗證等。這裡的解讀法也相同。
HBM電路設計是涵蓋記憶體核心與邏輯裸晶、介面的混合領域。對於只做過純數位RTL的人，會額外詢問電路理解度；對於只做過類比的人，會額外詢問系統理解度。數位設計職缺接近控制器與SoC區塊的RTL·合成，SoC設計·驗證職缺則多將DV能力放在前面。
SK海力士是記憶體比重大的公司，因此與NAND·DRAM產品設計、封裝與基板、可靠性、量產測試相連的設計職務，比三星電子相對更廣泛地展開。在「設計」一詞後面加上產品名稱來讀的習慣至關重要。DRAM設計與CIS設計所要求的電路 sense 不同。
職缺解讀5步驟框架
第一，寫下事業部與產品。用一行寫出是記憶體、系統LSI、晶圓代工、HBM還是CIS。第二，標示流程位置。用對照表標出是RTL、DV、PI/PD、STA、DFT、Layout、類比中的哪一個。第三，挑出tool名稱。職缺上寫的EDA tool就是面試問題的範圍。第四，確認產出物。若產出物是RTL程式碼、驗證coverage報告、signoff結果、layout圖面，準備物將完全不同。第五，在自己的作品集中連結至少一個產出相同產出物的經驗。若無法連結，該職缺就不是現在要應徵的職缺，而是下一個季度準備後再應徵的職缺。
經過這五個步驟，就能事先濾掉大多數「應徵了電路設計，面試卻只問類比電路」這類不匹配。
新人與有經驗者，準備物不同
新人的強項是至少完整跑過一次整個流程的經驗。從RTL到合成、簡單的STA、FPGA原型驗證連成一線的一個專案，比分散的科目成績更有說服力。有經驗者則以深度為基準。必須以數字與判斷過程說明：在哪個corner、怎樣的timing violation、如何以ECO關閉，或將DFT coverage從百分之幾提升到哪裡。在有經驗者職缺中，「優先條件」裡寫的一行，常決定實際的錄取線。
FAQ
Q1. 錄取電路設計職務後，會做寫RTL的工作嗎？ 依事業部而定。系統LSI數位設計的RTL比重高，但記憶體電路設計的電晶體層級電路與模擬比重高。請比較職缺內文工作內容中Verilog比重與SPICE比重來判斷。
Q2. 我在無晶圓廠做PD，在大企業也能以相同名稱應徵嗎？ 請以內文關鍵字而非名稱尋找。可能標示為佈局設計、後端、實體實現等，依組織不同，PI工作也可能與STA·DFT綁在一起出現。有Floorplan、P&R、ECO關鍵字的職缺與PD經歷直接相連。
Q3. DV與DFT有何不同？ DV是在量產前驗證設計是否按規格運作的工作，DFT是在設計階段植入測試結構，以便量產後能檢出不良的工作。使用的語言與tool、所看的指標（coverage種類）都不同。
Q4. STA一定要有PD經歷才能應徵嗎？ 有PD經驗會有優勢，但並非必需。若能以專案或工作案例證明SDC撰寫、timing report解讀、對setup·hold與clock結構的理解，就能打開進入的路徑。反之，若只做過PD而從未做過STA，必須先補上那段差距。
Q5. Layout職務與數位自動化不同嗎？ 不同。這裡所說的Layout是類比·客製化電路的手動layout，由人直接管理matching與parasitic。與數位P&R自動化經驗會分開評價。
行動檢查清單
- ☐ 挑選了要應徵的3個職缺，並在第一行寫下事業部·產品名稱
- ☐ 以對照表標示了每個職缺的流程位置（RTL·DV·PD·STA·DFT·Layout·類比）
- ☐ 挑出職缺上寫的EDA tool清單，並與自己的使用經驗對照
- ☐ 以產出物為基準，為每個職缺找到至少1個可在作品集中連結的案例
- ☐ 無法連結的職缺不勉强應徵，而是分到準備清單
- ☐ 為面試準備，整理了能說明自己負責區塊的PPA·timing·驗證數字
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