CFET（Complementary FET）是什么？GAA 之后的下一代晶体管，1nm 时代的关键

为什么现在关注 CFET

截至2026年，晶圆代工先进节点的量产主力是 2nm 级 GAA（Gate-All-Around）纳米片。TSMC N2 已进入全面爬坡阶段，三星晶圆代工的 SF2 也在同一代展开竞争。但有一个指标比晶体管结构本身更早显露出极限，那就是标准单元高度（cell height）。

从 FinFET 时代的 6T（6-track）起步，进入 GAA 后已缩减至 5T，但要进一步降到 4T 以下，就必须打破 NMOS 与 PMOS 左右并排的平面布局。此时登场的正是CFET（Complementary FET）。在 imec、Intel、TSMC 公布的长期路线图中，CFET 大体瞄准 A10、1nm 节点区间（2029~2031年量产）。2025年前后起，IEDM、VLSI Symposium 上关于 CFET 测试结构成果的发布迅速增加，业界的普遍感受是，成果已开始从简单晶体管演示扩展到 SRAM 位单元层面。换言之，CFET 已不再是“遥远未来的候选方案”，而是已经成为再下一代节点的基线候选方案。

CFET 的本质：在 NMOS 上方堆叠 PMOS

简而言之，CFET 是一种将 NMOS 与 PMOS 晶体管从水平排列改为垂直堆叠（stack）的结构。在现有 FinFET、GAA 中，一个单元内的 NMOS 鳍片/纳米片与 PMOS 鳍片/纳米片左右布置，两者之间的隔离（N-P separation）实际上决定了单元高度的下限。CFET 将两个晶体管上下堆叠，把这种隔离转移到 z 轴。由此可以缩小单元占用面积，并实现 4T 或更低的单元高度。

实现方式主要分为两类。

• monolithic CFET：在单片晶圆上，通过一次外延生长同时形成 NMOS 沟道与 PMOS 沟道，并在集成流程中完成栅极和接触。工艺流程相对简单，但由于 NMOS 与 PMOS 共享同一热预算，必须在不损伤 PMOS 的 SiGe 沟道和 NMOS 的 Si 沟道的情况下完成处理。两层之间的掺杂隔离及源/漏极隔离也很棘手。
• sequential CFET：先在下层完成 PMOS，再将在另一片晶圆上形成的 NMOS 层通过键合转移并堆叠其上。上下晶体管可以分别优化，因此沟道材料的自由度更高，但为避免形成上层时损坏下层晶体管，必须在通常不高于 500°C的低温热预算内完成全部激活和栅极形成工艺。

两种方式都沿用在 GAA 纳米片与 forksheet 中完善的沟道形成技术，可以理解为在其上再增加一层。也就是说，CFET 并非全新的晶体管，而更接近在 GAA 之上沿 z 轴增加一级的演进路径。

难点何在：问题不在沟道，而在其周边

从发布幻灯片来看似乎很顺畅，但 CFET 真正的难点不在沟道本身，而在其周边。

1）接触与 MOL（Middle-of-Line）布线。上下两个晶体管的源/漏极和栅极都必须引出单元。需要为上层晶体管的接触设计向下或向侧面引出的路径，而该接触堆栈的电阻（R_contact）将直接决定单元性能。此外，CFET 与 BSPDN（背面供电）配套使用事实上已成为基本假设，因此必须在一个单元内同时容纳上层信号接触、下层电源接触以及两个晶体管之间的隔离结构。

2）热（thermal）。晶体管上下堆叠后，单位面积的发热会直接叠加。上层晶体管产生的热量向下层散出的通道狭窄，因此即使时钟频率相同，热点温度也更高。无论封装侧的散热方案（Cu pillar、浸没式冷却）如何改善，单元级热密度仍需通过 EDA 层面的 thermal-aware placement 和 power gating 重新解决。

3）EDA 与标准单元库。CFET 改变了晶体管拓扑，因此必须重新设计标准单元本身。PMOS 与 NMOS 的层位置、引脚可达性、M0/M1 布线规则都会变化。RC 提取模型、器件模型（BSIM 后继模型）和 SPICE 库都必须重新建立，而要让 PnR 工具接受这些变化，Synopsys、Cadence 与晶圆代工厂之间还要再经历一轮协作周期。这是节点临近量产时最常见的卡点。

4）良率与测试。将两个晶体管堆叠在一个单元中，意味着其中任一侧失效，整个单元就会失效。在相同缺陷密度的假设下，这种结构会增加单元级良率损失，也需要重新完善分别诊断（diagnostics）上层和下层的 DFT 方法。

谁走在前面：imec 枢纽与 Big 3 晶圆代工厂

现阶段 CFET 仍处于 R&D 阶段，并非量产技术。因此，衡量“谁做得更好”的标准不是量产份额，而是已发布演示与路线图的具体性。

• imec：事实上是 CFET 研究的枢纽。自2018年前后起持续大力推动 CFET 概念，每年都在 IEDM、VLSI Symposium 上更新 monolithic 与 sequential 两条路线的演示。其成员公司 Intel、TSMC、三星和 SK海力士都会共享 imec 的研究成果。
• Intel：在 18A 率先采用 RibbonFET（对 GAA 的自有命名）后，已公开表示将从后续节点开始评估 CFET。Intel 也持续在 IEDM 等会议上发布其自研 R&D 芯片的 CFET 结构成果。
• TSMC：在公布 A14、A10 路线图时，将 CFET 列为相应时期的候选晶体管。根据相关报道，很多分析认为 TSMC 会优先评估 monolithic 流程，而非 sequential 路线。
• Samsung Foundry：作为最早量产 GAA 的公司，也在积极研究下一阶段的 CFET。其与 imec 的联合发布，以及通过自有 SAIT（Samsung Advanced Institute of Technology）渠道公布成果的活动仍在继续。

在设备侧，ASML（High-NA EUV）、Applied Materials 和 Lam Research（外延、刻蚀）、Tokyo Electron（涂胶、显影），以及供应键合设备的 EV Group、SUSS，都处于 sequential CFET 场景的关键位置。CFET 更契合哪一阵营的优势，也取决于哪一套设备生态能更快成熟。

韩国视角：三星晶圆代工的必备筹码，SK海力士的间接影响

从韩国的角度看，CFET 有两方面不同的意义。

对三星晶圆代工而言，CFET 是必须掌握的技术。即使在 2nm GAA 节点上已将与 TSMC 的差距缩小到一定程度，如果在 1nm 区间既错过 CFET 导入时机，又未跟上良率爬坡，仍会再次落后一代。自有 SAIT 的器件 R&D 能力，以及与 EDA 合作伙伴（Synopsys、Cadence）的协作速度，将决定标准单元库的准备时间。选择 monolithic 还是 sequential，也可能取决于其自身设备和材料生态的优势，因此这不只是器件层面的决策，更接近产业政策层面的决定。

SK海力士虽然不直接制造逻辑晶体管，但随着 HBM4、HBM4E 之后将基础裸片外包给晶圆代工厂（尤其是 TSMC）的趋势逐渐固化，CFET 节点是否可用将直接关系到基础裸片的控制器复杂度。换言之，即使是存储器公司，也进入了必须监测逻辑晶体管节点演进的时代。

从韩国设备与材料生态来看，国内企业能在沟道外延、低温键合、接触金属、EUV 掩模基板等 CFET 要求更严苛的领域追赶到什么程度，是一个关键看点。坦率地说，这些领域的核心设备仍由美国、日本、荷兰三方掌控，韩国目前更像是在辅助工艺领域争取立足点。

Watch points：未来 6~12个月需关注的事项

从长期看，CFET 是面向2030年前后的技术，但未来 6~12个月内可能出现一些有意义的信号。

• IEDM 2026 / VLSI Symposium 2026 发布：关注 imec 与主要晶圆代工厂能将 monolithic CFET SRAM 位单元、sequential CFET 环形振荡器的结果推进到何种程度。
• TSMC A14 正式发布：A14 很可能采用第二代 GAA，但需要观察 TSMC 是否会明确提及后续 A10 节点的 CFET。
• Intel CFET 路线图细化：18A 量产稳定后，CFET 是否会在下一代节点（14A 后续）中真正成为产品节点。
• EDA 工具支持发布：Synopsys、Cadence 正式支持 CFET 标准单元与 PnR 流程的时间点。考虑到此类发布通常比量产提前 1.5~2年，可以据此估算时间。
• High-NA EUV 进入量产：CFET 的单元高度越低，对更小节距的要求就越高，这也会直接提高对 High-NA EUV 的依赖。

FAQ：常见混淆点

Q. CFET 与 GAA 有什么区别？GAA 的变化仅在于栅极从四周包围沟道，NMOS 与 PMOS 仍然左右排列。CFET 则进一步将这两个晶体管上下堆叠，从而缩减单元高度本身。

Q. CFET 必须与 BSPDN 配套吗？几乎如此。如果既要引出上层晶体管的接触，又把电源线放在单元上方，布线实际上无法收敛。只有通过 BSPDN 将供电网络移到背面后，CFET 的布线才有可能合理收敛。

Q. monolithic 与 sequential 哪条路线会胜出？monolithic 在工艺简单性方面占优，而 sequential 的沟道材料选择自由度更高。仅从目前公开的结果来看，尚无一方形成压倒性优势。各公司很可能根据自身设备和材料优势作出不同选择。

Q. 何时量产？按公开路线图大致为 2029~2031年，但如果 EDA、良率、接触中的任何一个环节出现偏差，推迟一代（约2年）是这一领域的常见模式。