RTL은 공짜가 된다: AI가 표준 IP의 해자와 RTL 엔지니어의 미래를 바꾸는 법

결론부터 말하면, RTL 코딩의 한계비용은 0으로 수렴한다. 스펙이 공개돼 있고 오픈소스 레퍼런스가 쌓여 있는 표준 IP일수록 이 수렴은 빠르다. USB와 Ethernet이 그 선두에 있다. 무너지는 것은 코드의 가격이다. 남는 것은 검증, 통합, PPA, signoff, 그리고 실리콘이 실패했을 때 누가 책임지는가라는 문제다. 이 글은 그 변화가 어디까지 왔고, 더 고도화되면 IP 회사의 해자와 RTL 엔지니어의 지도가 어떻게 다시 그려지는지를 단계별로 추적한다.

📌 핵심 요약

• 표준 IP의 RTL은 세 가지 힘에 동시에 눌리고 있다. 공개된 스펙, 축적된 오픈소스, 그리고 빠르게 좋아지는 AI 코드 생성이다.
• 벤치마크는 이미 방향을 보여준다. VerilogEval의 specification-to-RTL 통과율은 GPT-4의 43.5%에서 GPT-4o의 63%로 1년 남짓 만에 올랐다.
• 그러나 양산 조건에 가까운 벤치에서는 그림이 다르다. 2026년 공개된 Build-A-Chip-Bench에서 에이전트들의 기능 검증 통과율은 평균 약 40%, PPA 목표 달성률은 약 10%에 그쳤다.
• 즉 AI가 먼저 공짜로 만드는 것은 "동작하는 RTL"이고, 마지막까지 비싼 것은 "테이프아웃해도 되는 RTL"이다. 이 간극이 앞으로 10년의 산업 지도를 결정한다.
• IP 회사의 해자는 코드에서 리스크로 이동하고, RTL 엔지니어의 일자리는 코딩에서 아키텍처, 검증, 물리적 구현 이해 쪽으로 갈라진다.

1. 이미 벌어지고 있는 일: 세 가지 힘의 합류

표준 IP의 RTL이 비쌌던 이유는 단순하다. 스펙을 읽고, 상태를 설계하고, 엣지 케이스를 처리하고, 검증까지 마친 코드를 만들 수 있는 사람이 적었기 때문이다. 그 희소성이 지금 세 방향에서 동시에 무너지고 있다.

첫째, 스펙이 공짜다. USB, Ethernet, I2C, SPI, UART 같은 표준 인터페이스의 사양은 누구나 읽을 수 있다. 비공개 노하우가 아니라 공개 문서가 진실의 원천이라는 뜻이다. AI에게 공개 문서는 곧 학습 가능한 입력이다.

둘째, 오픈소스가 쌓였다. LiteX 생태계는 USB, Ethernet, PCIe, DRAM 컨트롤러까지 오픈소스 코어로 제공한다. OpenTitan은 상용 수준으로 검증된 보안 IP를 통째로 공개했고, RISC-V 진영은 CPU 코어부터 주변장치 IP까지 레퍼런스 구현을 계속 쌓고 있다. AI는 이 코드베이스 위에서 학습하고, 사람은 이 코드베이스를 그대로 가져다 쓰면 된다. 어느 쪽이든 "백지에서 RTL을 짜는 행위"의 값어치는 떨어진다.

셋째, AI의 생성 능력이 계단식으로 오르고 있다. NVIDIA 연구진이 만든 VerilogEval 벤치마크에서 specification-to-RTL 과제의 pass@1은 GPT-4 기준 43.5%였다. 개정판에서는 GPT-4o가 63%를 기록했다. 도메인 특화 모델도 따라붙고 있다. NVIDIA의 ChipNeMo는 자사 내부 RTL과 문서로 도메인 적응 학습을 하면 범용 모델보다 칩 설계 업무에서 훨씬 강해진다는 것을 보였다. 데이터가 있는 곳에서는 특화 모델이 범용 모델을 이긴다. 표준 IP는 데이터가 가장 많은 영역이다.

물론 반론도 정확히 짚어야 한다. NVIDIA가 2025년 공개한 더 어려운 벤치마크 CVDP에서는 최고 모델의 종합 pass@1이 34%에 그쳤다. 교과서적인 모듈 생성과 실제 설계 과제 사이에는 여전히 큰 간극이 있다. 그런데 산업의 역사는 이 간극이 메워지는 속도 쪽에 베팅해 왔다. 43.5%에서 63%까지 1년이 걸렸다면, 오늘의 34%가 영원한 천장이라고 가정하는 것은 낙관이 아니라 방심이다.

2. 왜 USB와 Ethernet부터 무너지는가

모든 RTL이 같은 속도로 공짜가 되지는 않는다. 대체 압력은 네 가지 조건이 겹치는 곳에서 가장 세다. 스펙이 공개돼 있는가, 레퍼런스 구현이 많은가, 요구되는 차별화가 낮은가, 실패 패턴이 반복적인가. USB와 Ethernet 컨트롤러는 네 가지 모두에 해당한다.

반대로 물리 계층은 전혀 다른 세계다. SerDes, USB PHY, Ethernet PHY, DDR과 HBM PHY는 RTL이 아니라 공정과 아날로그와 신호 무결성의 문제다. 이 영역의 지식은 공개 문서가 아니라 실리콘을 찍어 본 경험 안에 있고, AI가 코드를 잘 짜는 것과는 무관하다. CPU와 GPU 같은 성능 IP도 마찬가지다. 스펙 복제가 아니라 micro-architecture와 PPA와 소프트웨어 생태계의 싸움이기 때문이다.

여기서 중요한 통찰이 하나 있다. 대체 압력이 높은 영역은 원래도 차별화가 없던 영역이다. 어느 회사의 USB 컨트롤러가 더 낫다고 칩을 사는 고객은 없다. USB는 "그냥 되어야 하는 것"이다. 되어야 하는 것의 구현 비용이 0에 가까워지면, 그것을 팔아 온 사업 모델은 가격부터 흔들린다. 기술의 붕괴가 아니라 가격의 붕괴가 먼저 온다. 이 순서가 중요하다.

3. 고도화 시나리오: 앞으로의 네 단계

지금의 논쟁은 대부분 "AI가 RTL을 짤 수 있는가"에서 멈춘다. 더 생산적인 질문은 "어느 단계까지 자동화되는가, 그리고 단계마다 누가 돈을 버는가"다. 네 단계로 나눠 보자.

Stage 2가 진짜 분기점이다. 생성만 하는 AI는 시니어의 리뷰 부담을 늘릴 뿐이지만, 시뮬레이터와 린터와 포멀 툴의 피드백을 스스로 먹고 고치는 에이전트는 이야기가 다르다. 자기 코드를 자기가 검증하는 루프가 닫히는 순간, 표준 IP 한 개를 만드는 데 필요한 사람의 개입은 "작성"에서 "승인"으로 바뀐다. 이 단계에서 표준 IP의 시장 가격은 원가 구조를 잃는다. 라이선스 협상의 첫 질문이 "왜 이 돈을 내야 하죠"로 바뀌기 때문이다.

Stage 3의 벽은 데이터다. PPA 피드백 루프를 돌리려면 PDK, 라이브러리, 실제 테이프아웃 결과가 필요한데, 이것은 업계에서 가장 비밀스러운 데이터다. 그래서 Stage 3는 공개 모델이 아니라 각 회사의 내부 데이터로 학습한 사내 에이전트 형태로 먼저 올 가능성이 높다. ChipNeMo가 시사한 방향이 정확히 이것이다. 역설적으로 이 단계에서는 데이터를 가진 대기업과 EDA 회사가 더 강해진다. AI가 약자를 무장시키는 동시에, 강자의 데이터를 무기로 바꾸는 것이다.

Stage 4는 직업의 정의 자체를 바꾼다. 요구사항에서 아키텍처 후보를 탐색하는 단계에 이르면, 엔지니어의 일은 구현이 아니라 선택과 책임이 된다. 어떤 구조를 고를지, 어떤 리스크를 질지, 어떤 트레이드오프를 고객에게 설명할지. 이것은 코딩 능력의 문제가 아니라 판단의 문제다.

4. IP 회사의 해자는 어디로 이동하는가

해자가 사라지는 것이 아니다. 해자의 소재가 코드에서 네 가지 다른 것으로 이동한다.

첫째, 리스크다. 고객이 IP 라이선스를 사는 진짜 이유는 코드가 아쉬워서가 아니라 테이프아웃 실패가 무서워서다. 첨단 공정에서 리스핀 한 번은 수십억 원과 분기 단위의 일정을 날린다. 그 공포에 비하면 라이선스료는 보험료다. Silicon-proven 실적, 상호운용성 테스트 로그, 인증 기록은 AI가 단기간에 복제할 수 없는 자산이다. 다만 이 보험의 가격도 재협상된다. 대체재의 원가가 0에 가까워지면 보험료의 상한은 내려간다.

둘째, 검증 자산이다. 역설적이게도 IP 회사가 수십 년 쌓은 것 중 가장 오래 남는 것은 design IP가 아니라 verification IP다. 테스트벤치, 커버리지 모델, 포멀 프로퍼티, 코너 케이스 시나리오의 집합은 "무엇이 틀릴 수 있는가"에 대한 지식이다. 생성 AI 시대에 이 지식은 오히려 더 비싸진다. 생성하는 쪽이 아니라 판정하는 쪽의 데이터이기 때문이다. 앞으로 IP 회사의 밸류에이션을 묻는다면, RTL 라인 수가 아니라 검증 자산의 깊이를 물어야 한다.

셋째, 서브시스템과 통합이다. 블록 단위 판매는 가격 압박을 받지만, 클록과 리셋과 전원 도메인과 DFT와 소프트웨어 드라이버까지 얹힌 "동작이 보장되는 서브시스템"은 다른 상품이다. 고객이 사는 것은 블록이 아니라 통합 리스크의 제거다. Arm이 코어가 아니라 플랫폼과 생태계를 파는 방향으로 이동해 온 것과 같은 논리다.

넷째, 물리 계층과 데이터다. PHY와 SerDes 같은 아날로그 IP는 앞서 본 대로 대체 압력이 가장 낮다. 여기에 더해, 고객 설계에서 나오는 피드백 데이터를 합법적으로 축적하는 회사는 Stage 3의 재료인 PPA 데이터를 손에 쥔다. EDA 회사와 대형 IP 회사가 AI 시대에도 강할 것이라는 전망의 근거는 모델이 아니라 바로 이 데이터 위치다.

반대로 이동에 실패하는 IP 회사의 모습도 그려진다. 표준 디지털 블록 몇 개가 매출의 중심이고, 검증 자산은 얇고, PHY도 없고, 통합 서비스도 없는 회사. 이 회사들의 해자는 "고객이 직접 만들기 귀찮다"는 관성이었는데, AI는 바로 그 귀찮음을 제거하는 기술이다. 관성 위에 선 사업은 관성이 사라지는 속도로 무너진다.

5. RTL 엔지니어는 어디로 가는가

솔직하게 쓰자. 프로젝트당 필요한 RTL 인력은 준다. 그리고 가장 먼저 좁아지는 자리는 스펙을 받아 FSM을 짜고 버스를 연결하는, 전형적인 주니어에서 미드 레벨의 코딩 자리다. 이것은 특정 국가의 문제가 아니라 전 세계 공통이다.

더 깊은 문제는 그다음에 온다. 숙련공 문제, 즉 도제 시스템의 붕괴다. 시니어 RTL 엔지니어는 주니어 시절에 수백 개의 모듈을 직접 짜고 깨지면서 만들어졌다. 그 사다리의 아래쪽 칸이 사라지면, 10년 뒤의 시니어는 어디서 오는가. 소프트웨어 업계가 먼저 겪고 있는 이 질문에 반도체 업계는 아직 답이 없다. 기업이 단기 효율을 택할수록 이 문제는 커진다. 개인 차원에서는 이 공백 자체가 기회이기도 하다. 사다리가 무너진 시대에는, 스스로 검증과 구현까지 내려가 본 사람의 희소성이 올라가기 때문이다.

살아남는 자리의 윤곽은 이미 보인다.

• 위로: architecture와 micro-architecture. 무엇을 만들지, 구조를 어떻게 나눌지 결정하는 일
• 옆으로: verification과 formal. 생성된 코드를 판정하고 반례를 찾는 일
• 아래로: physical-aware 설계. 타이밍과 전력과 DFT를 알고 RTL을 쓰는 일, STA와 signoff까지 이해하는 일
• 시스템으로: 드라이버와 펌웨어, silicon bring-up, 시스템 검증. 칩과 소프트웨어의 경계
• 워크플로 자체로: 사내 설계 데이터로 에이전트를 만들고 굴리는 일. AI를 쓰는 엔지니어가 아니라 AI에게 일을 시키는 파이프라인의 소유자

공통점은 하나다. 전부 "코드를 생산하는 능력"이 아니라 "코드의 옳고 그름과 그 결과를 책임지는 능력"이다. 생성 비용이 떨어질수록 판정과 책임의 가격은 상대적으로 오른다. 이것은 경제학에서 흔한 패턴이다. 어떤 재화의 생산이 자동화되면, 그 재화의 보완재가 비싸진다. RTL의 보완재는 검증, 통합, 물리적 실현 가능성, 그리고 도메인 판단이다.

한국의 맥락에서 하나 더 얹자면, 국내 설계 인력의 상당수가 표준 블록과 그 변형에 배치돼 있다는 점이 리스크다. 반대로 메모리와 HBM처럼 도메인 지식과 물리 계층이 결합된 영역, 그리고 첨단 패키징과 인터커넥트처럼 스펙보다 경험이 중요한 영역은 상대적으로 안전하다. 진로는 결국 "공개된 지식으로 대체 가능한가"라는 한 가지 질문으로 수렴한다. 대체 가능하다면 그 자리는 가격 경쟁에 노출돼 있고, 대체 불가능한 경험과 데이터와 책임이 섞여 있다면 그 자리는 남는다.

6. 반론: 왜 생각보다 느리게 무너지는가

이 전망에는 강한 반론이 세 가지 있고, 셋 다 일리가 있다.

첫째, 리스크의 비대칭이다. 소프트웨어 버그는 패치하면 되지만 실리콘 버그는 리스핀이다. 이 비대칭 때문에 설계 조직은 검증되지 않은 생성 코드를 양산 설계에 넣는 데 극도로 보수적일 수밖에 없다. Build-A-Chip-Bench에서 PPA 달성률이 약 10%에 그친 것은 이 보수성에 기술적 근거가 있음을 보여준다. 기능이 맞는 것과 출하할 수 있는 것은 다른 문제다.

둘째, 책임의 소재다. 칩이 실패하면 누군가는 책임을 져야 한다. 상용 IP를 쓰면 최소한 벤더에게 물을 수 있고, 보험과 계약의 언어로 리스크를 나눌 수 있다. AI가 만든 코드의 실패는 현재의 계약 구조 어디에도 들어갈 자리가 없다. 이 제도적 빈칸이 메워지는 데는 기술보다 오래 걸린다.

셋째, 데이터의 비밀성이다. 최첨단 설계 데이터와 PDK는 공개되지 않으며, 많은 기업이 자사 RTL을 외부 모델에 넣는 것 자체를 금지한다. 공개 데이터만으로 학습한 모델은 교과서 수준에서는 강해지지만, 각 회사의 설계 관행과 공정 현실에서는 약하다. 이 간극은 사내 모델과 폐쇄 루프로 메워지겠지만, 그 과정은 대기업 중심으로 진행될 것이다.

그럼에도 방향 자체를 뒤집는 반론은 아직 없다. 느리게 무너지는 것과 무너지지 않는 것은 다르다. 그리고 무너지는 순서는 이미 정해져 있다. 가격이 먼저, 채용이 그다음, 조직 구조가 마지막에 움직인다. 지금 우리가 보고 있는 것은 첫 번째 신호인 가격과 기대치의 변화다.

7. 그래서 무엇을 해야 하는가

RTL 엔지니어라면, 코딩 실력 위에 한 층을 더 쌓아야 한다. 검증이든, 타이밍과 물리적 구현이든, 시스템 소프트웨어든, 어느 방향이든 좋다. 중요한 것은 "내가 짠 코드"가 아니라 "내가 보증할 수 있는 범위"를 넓히는 것이다. 동시에 AI 에이전트에게 일을 시키고 그 결과를 판정하는 워크플로를 자기 업무에 먼저 들인 사람이, 같은 조직 안에서도 마지막까지 남는다.

IP 회사라면, 팔고 있는 것이 코드인지 리스크인지 스스로 물어야 한다. 코드라면 가격 방어는 시간문제다. 검증 자산, 인증, 통합, PHY, 그리고 고객 데이터의 피드백 루프 쪽으로 무게중심을 옮기는 것이 유일한 방어선이다. 라이선스 모델도 블록 단위에서 서브시스템과 보증의 단위로 재설계해야 한다.

칩 회사라면, 표준 IP의 내재화 비용이 무너지는 시대에 "만들 것인가 살 것인가"의 계산이 완전히 바뀐다. 살 이유가 관성뿐인 블록은 가져다 쓰거나 생성하면 되고, 반대로 자사 데이터와 도메인이 쌓이는 영역에는 더 과감히 투자해야 한다. 소싱 전략 자체가 경쟁력이 되는 시대다.

자주 묻는 질문

AI가 USB나 Ethernet 같은 표준 IP의 RTL을 완전히 대체하나요?

생성 단계에서는 대체가 진행 중이고, 방향은 명확합니다. 스펙이 공개돼 있고 레퍼런스 구현이 많아 학습 데이터가 풍부하기 때문입니다. 다만 출하 가능한 IP가 되려면 검증, 상호운용성, 인증이 필요하며, 이 영역은 아직 사람의 판정과 책임이 중심입니다.

IP 회사는 모두 위험한가요?

아닙니다. 표준 디지털 블록 중심의 회사는 가격 압박이 크지만, PHY와 SerDes 같은 아날로그 IP, 깊은 검증 자산, 서브시스템 통합 역량을 가진 회사의 해자는 오히려 강화될 수 있습니다. 해자가 사라지는 것이 아니라 코드에서 리스크와 데이터로 이동하는 것입니다.

RTL 엔지니어 수요는 사라지나요?

프로젝트당 코딩 인력 수요는 줄고, 특히 주니어 코딩 자리가 먼저 좁아집니다. 반면 아키텍처, 검증, physical-aware 설계, 시스템 검증, AI 워크플로 운영 같은 역할의 상대적 가치는 올라갑니다. 총량보다 구성의 변화가 핵심입니다.

왜 아직 현장에서는 변화가 느린가요?

실리콘 실패 비용의 비대칭, 책임 소재의 제도적 빈칸, 설계 데이터와 PDK의 비밀성 때문입니다. 양산 조건 벤치마크에서 PPA 달성률이 약 10%에 그친 것도 기술적 근거입니다. 다만 느린 것과 멈춘 것은 다릅니다.

신입 엔지니어는 무엇을 준비해야 하나요?

RTL 문법보다 검증 방법론, 타이밍과 전력의 기초, 시스템 관점을 함께 쌓는 것이 좋습니다. 시니어의 판단력이 만들어지던 기존 사다리가 약해지는 만큼, 생성된 설계를 판정하고 디버깅하는 능력을 조기에 갖추는 것이 차별점이 됩니다.

결론: 공짜가 되는 것과 비싸지는 것

산업혁명 이후 반복된 패턴은 단순하다. 생산 비용이 무너지면, 그 재화 자체가 아니라 그 재화를 판정하고, 조합하고, 책임지는 능력이 비싸진다. 인쇄가 공짜가 되자 편집이 비싸졌고, 배포가 공짜가 되자 큐레이션이 비싸졌고, 코드 생성이 싸지자 소프트웨어에서는 리뷰와 아키텍처가 비싸졌다. 반도체라고 예외일 이유는 없다.

RTL은 공짜가 된다. 그러나 칩은 공짜가 되지 않는다. 그 사이의 간극, 즉 검증과 통합과 PPA와 signoff와 책임의 영역이 앞으로 10년 반도체 설계 인력 전체의 새로운 지도다. 지도가 다시 그려지는 시기에는, 어제까지의 경력이 아니라 어느 쪽에 서 있는지가 중요하다. 지금이 그 위치를 정할 시간이다.

본 글의 벤치마크 수치는 각주에 표기된 공개 자료(VerilogEval v2, CVDP, Build-A-Chip-Bench) 기준이며, 단계별 시나리오와 궤적 도표는 VLSI Korea의 분석적 전망으로 실측 데이터가 아니다.

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이어서 읽기: 취준생이라면

이 글의 산업 전망을 개인의 학습 순서로 번역하면 어떻게 될까. 후속 글 "RTL이 먼저, PD는 그 다음: 반도체 취준생에게 하고 싶은 단 하나의 조언"에서 RTL을 먼저 배우고 PD를 다음에 배워야 하는 이유와 구체적인 로드맵을 정리했다. RTL은 직업이 아니라 모든 설계 직무의 토대라는 관점이다.