CFET 구조 완전 해부 — nanosheet에서 왜 접어야 하는가

결론부터. CFET(Complementary FET)는 nFET과 pFET을 수직으로 포개어 표준셀 높이를 절반 가까이로 줄이는 구조다. "GAA의 다음 트랜지스터"가 아니라 "nanosheet를 쌓는 방식의 혁신"이다. 핵심 난제는 소자 물리가 아니라 공정이다. 아래 디바이스를 망가뜨리지 않고 위 디바이스를 만드는 thermal budget, 그리고 설계자가 감당해야 할 복잡도가 CFET 상용화의 진짜 관문이다. 2026년 10월 기준. CFET의 개념적 개요는 CFET란? GAA 다음 트랜지스터 편을 먼저 보길 권한다.

왜 접어야 하는가 — 스케일링의 막다른 길

트랜지스터 스케일링의 역사는 "옆으로"의 역사였다. FinFET에서 nanosheet(GAA)로 오면서 채널을 게이트가 사방에서 감싸는 구조로 바꿔 단채널 효과를 잡았다. 그런데 nanosheet도 한계에 부딪혔다. 표준셀 안에서 nFET 영역과 pFET 영역이 수평으로 나란히 놓이기 때문이다. 셀 높이를 줄이려면 n/p 분리 간격(n-to-p spacing)을 줄여야 하는데, 이 간격은 리소그래피와 절연의 물리적 한계로 더 이상 줄지 않는다.

CFET의 답은 단순하다. 옆으로 나란히 놓지 말고 위아래로 포개라. nFET을 아래에, pFET을 위에(또는 그 반대) 쌓으면 표준셀 높이가 절반 가까이로 줄어든다. 같은 면적에 두 배의 트랜지스터, 또는 같은 트랜지스터를 절반의 면적에. 이것이 "접어야 하는" 이유의 전부다.

구조 해부 — 위아래 두 개의 nanosheet 스택

CFET의 단면을 보면 위아래로 두 개의 nanosheet 스택이 있다. 각 스택은 독립적인 게이트 제어를 받는다(common gate 구조와 separate gate 구조가 모두 연구된다). 두 스택 사이에는 dielectric wall이 있어 n/p를 전기적으로 분리한다. 소스·드레인은 각 스택별로 형성되고, 필요에 따라 수직 via로 연결된다.

여기에 buried power rail(BPR)이 결합되면 그림이 완성된다. 전원 배선을 디바이스 아래 매립층으로 내려 셀 내부의 라우팅 혼잡을 해소하는 BPR과, 셀 높이를 줄이는 CFET은 같은 문제(배선 혼잡)의 두 가지 해법이다. 업계의 로드맵이 CFET+BPR을 묶어서 논하는 이유다.

공정 해부 — 두 가지 길

CFET 제조에는 크게 두 접근이 있다.

Monolithic CFET

하나의 웨이퍼 위에서 아래 디바이스를 먼저 만들고, 그 위에 위 디바이스를 순차 형성한다. 장점은 정렬(overlay)이 리소그래피로 제어된다는 점이다. 단점은 thermal budget이다. 위 디바이스를 만들 때 쓰는 고온 공정이 아래 디바이스의 도펀트 프로파일과 실리사이드를 망가뜨린다. 아래를 "저온 공정으로 만들 수 있는 디바이스"로 설계하거나, 위 공정의 열예산을 극도로 낮춰야 한다. 이것이 monolithic CFET의 핵심 기술 장벽이다.

Sequential CFET (wafer bonding)

아래 디바이스 웨이퍼와 위 디바이스 웨이퍼를 따로 만들어 wafer bonding으로 붙인다. 각 층을 최적 공정으로 만들 수 있다는 장점이 있지만, bonding 계면의 정렬 정밀도와 계면 결함이 수율을 좌우한다. 3D NAND의 wafer bonding(CBA 등)에서 검증된 기술이지만, 로직의 미세 피치에서는 난이도가 한 차원 높다.

어느 쪽이 이길지는 아직 모른다. 다만 업계의 무게중심은 monolithic 쪽에 실려 있다. Bonding은 "붙이는" 순간 계면이 생기고, 계면은 결함의 온상이기 때문이다.

설계자의 관점 — STA와 PDK가 감당해야 할 것

CFET이 설계자에게 던지는 질문은 세 가지다.

첫째, 표준셀 라이브러리의 재설계. 셀 높이가 절반이 되면 파워 레일 구조, 핀 접근성, 라우팅 트랙이 전부 바뀐다. 기존 nanosheet PDK를 그대로 쓸 수 없고, 셀 아키텍처부터 다시 그려야 한다.

둘째, 열(thermal) 모델링. 위아래로 포갠 구조는 열이 빠져나갈 경로가 제한된다. Self-heating이 아래 디바이스의 문턱전압을 움직이고, 이는 timing에 직접 영향을 준다. STA signoff에 열-전기 연동(coupled) 마진이 들어갈 가능성이 높다. PrimeTime류 타이밍 사인오프가 "온도"를 더 진지하게 다뤄야 하는 시대가 온다.

셋째, 기생(parasitic) 추출의 복잡도. 수직으로 포갠 게이트·소스·드레인 사이의 커플링 커패시턴스는 기존 2D 추출 모델의 가정을 깬다. RC 추출과 STA의 정합성을 다시 검증해야 한다. PDK validation(STA-SPICE correlation)의 난이도가 한 단계 올라간다.

누가 언제 — 로드맵의 위치

CFET은 연구실 개념을 벗어나고 있다. imec을 비롯한 연구 기관이 monolithic CFET의 핵심 공정 모듈을 시연했고, 주요 파운드리의 1nm급 이후 로드맵에 CFET이 거론된다. 다만 양산 시점은 2020년대 후반 이후로 보는 시각이 일반적이다. Nanosheet(GAA)가 3nm~2nm 세대를 담당하고, 그 다음 스케일링 카드가 CFET이라는 구도다.

중요한 것은 "CFET이 오느냐"가 아니라 "CFET에 대비한 설계 인프라가 언제 준비되느냐"다. EDA 툴의 3D-aware place & route, 열-고려 STA, 수직 기생 추출이 먼저 와야 파운드리가 CFET PDK를 내놓을 수 있다.

Korea 시각

한국의 이해관계는 명확하다. Samsung Foundry가 CFET 세대에서 경쟁력을 유지하려면, 소자 연구와 함께 설계 인프라(EDA·PDK) 대응이 병행되어야 한다. CFET은 "만드는 기술"만큼 "설계하는 기술"이 중요한 노드다. 국내 EDA 생태계와 파운드리 간 협업이 그 어느 때보다 중요해지는 지점이다.

FAQ — 자주 묻는 질문

CFET과 nanosheet의 관계는? CFET은 nanosheet를 대체하는 것이 아니라 nanosheet를 위아래로 쌓는 구조다. 채널 자체는 여전히 gate-all-around nanosheet다. "GAA 다음"이라는 표현은 소자 세대가 아니라 집적 방식의 진화를 가리킨다.

Monolithic과 sequential 중 어느 쪽이 유력한가? 현재로서는 monolithic에 무게가 실린다. Wafer bonding의 계면 결함 리스크보다 thermal budget 문제를 푸는 쪽이 업계의 선택에 가깝다. 다만 둘 다 양산 검증 전이다.

CFET이 standard cell 높이를 얼마나 줄이나? 이상적으로는 절반 가까이. 실제로는 dielectric wall과 수직 via 오버헤드를 감안하면 40~50% 수준의 축소가 목표다.

Buried power rail과 CFET은 세트인가? 필수는 아니지만 시너지가 크다. CFET이 셀 높이를 줄이면 배선 혼잡이 심해지는데, BPR이 전원망을 지하로 내려 혼잡을 완화한다. 로드맵에서 함께 거론되는 이유다.

설계자(STA/PD)가 지금 준비할 것은? 3D 구조의 열·기생 효과를 이해하는 것이다. 당장 CFET PDK를 만질 일은 없겠지만, "수직 방향의 coupling과 thermal이 timing에 들어온다"는 감각은 advanced node에서 이미 필요해지고 있다.