RTL부터 배우는 풀스택 칩 설계 로드맵: 앞단계부터 순서대로

30초 요약

• 칩 설계는 테이프아웃 순서대로 배워라. Digital logic → RTL design → Verification → Synthesis → Physical design → STA/signoff → Tapeout, 이 순서가 정답이다.
• RTL을 먼저 배우는 이유: 뒤 단계(검증·PD·STA)는 전부 앞 단계의 산출물을 읽고 판단하는 일이다. RTL을 못 읽으면 waveform도, timing report도, congestion map도 반쪽짜리다.
• 뒤부터 시작하면 "내 단계는 알지만 칩은 모르는" 엔지니어가 된다. STA 리포트는 읽어도 RTL 버그는 못 찾고, PD 플로우는 돌려도 timing violation의 원인을 못 짚는다.
• 오픈소스 툴만으로 7단계 전체를 집에서 돌릴 수 있다. Icarus Verilog/Verilator → Yosys → OpenROAD/OpenLane → OpenSTA → Magic/KLayout + Sky130 PDK. OpenROAD는 Efabless MPW shuttle을 통해 600회 이상 실제 테이프아웃에 사용된 검증된 플로우다.
• 7단계 한 바퀴에 독학 기준 12~18개월. 각 단계마다 작은 프로젝트 하나씩 완성하는 게 기준이다. 한 단계도 건너뛰지 마라.

인트로: 왜 순서가 실력인가

반도체 취준생이 가장 많이 하는 질문이 있다. "검증부터 배울까요, PD부터 배울까요?" 학원 커리큘럼은 둘 중 하나를 고르라고 하고, 커뮤니티에서는 "STA가 돈이 된다"는 말이 돈다.

솔직히 말하자. 어느 단계부터 시작하느냐보다 중요한 건, 앞단계를 건너뛰지 않느냐이다. 칩 설계는 파이프라인이다. 앞 단계의 출력이 뒤 단계의 입력이다. 이걸 거꾸로 배우면, 각 단계의 도구는 익히는데 칩은 이해 못 하는 기묘한 상태에 빠진다.

내가 이 말을 할 자격이 있는 이유는 간단하다. 나는 백엔드 툴(PrimeTime/PrimeShield/PrimePower)을 만드는 사람이면서, 동시에 SiFive Korea 시절 Samsung 5~14nm에서 RTL부터 GDSII까지 전 과정을 직접 소유하고 5회 이상 테이프아웃(Rebellions ATOM, FuriosaAI WARBOY, RHEA 포함)을 해봤다. 그래서 단언한다. 뒤부터 배우지 마라. 앞부터 배워라.

Deep Dive: 7단계 로드맵

Stage 1. Digital Logic — 모든 것의 토대

배울 것: Boolean algebra, combinational logic(mux, decoder, encoder), sequential logic(flip-flop, latch), finite state machine(FSM) 설계, Karnaugh map, timing 기초(setup/hold 개념). 수학이 아니라 "클럭 한 틱에 무슨 일이 일어나는가"를 몸으로 이해하는 단계다.

초보자 함정: "논리회로는 학부 때 배웠으니까 패스" 하고 넘어가는 것. FSM을 종이에 그려보지 않고 Verilog부터 치는 사람이 나중에 CDC 버그를 못 잡는다. 학부 수업 들었다고 끝이 아니다. 직접 그려보고, 타이밍 다이어그램을 손으로 그려봐라.

기간: 2~4주. HDLBits의 combinational/sequential 문제로 검증.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 VLSI Foundations 로드맵(64 skills)에서 기초 스킬 체크리스트를 확인할 수 있다.

Stage 2. RTL Design — 칩의 언어를 배운다

배울 것: Verilog/SystemVerilog의 synthesizable subset, blocking vs non-blocking assignment, FSM 코딩 스타일, parameterizable 모듈 설계, 기본 인터페이스(AXI-lite 정도), CDC(clock domain crossing) 기초. 시뮬레이터는 Icarus Verilog, lint는 Verilator, 파형은 GTKWave — 전부 무료다.

초보자 함정: Verilog를 소프트웨어 언어처럼 쓰는 것. for loop를 돌리면 하드웨어가 "반복 실행"되는 게 아니라 회로가 복제된다는 걸 모르면, 합성 결과가 엉뚱하게 나온다. 그리고 latch inference — always @(*) 블록에서 모든 경우를 커버하지 않으면 의도치 않은 latch가 생긴다. 이건 면접 단골 질문이기도 하다.

기간: 2~3개월. 목표 프로젝트: FIFO + arbiter + 간단한 UART 컨트롤러를 직접 설계하고 테스트벤치로 검증까지.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 RTL Design 로드맵(64 skills).

Stage 3. Verification — 칩이 맞다는 걸 증명한다

배울 것: SystemVerilog testbench 작성, coverage-driven verification(코드 커버리지 + 기능 커버리지), constrained random stimulus, UVM의 기본 구조(agent, sequencer, driver, monitor, scoreboard). 업계에서는 전체 ASIC 노력의 약 70%가 검증에 들어간다는 말이 있을 정도로, 검증은 칩 설계의 본체다.

초보자 함정: "검증 = 테스트 돌리기"로 이해하는 것. 커버리지 플랜 없이 랜덤 테스트를 돌리는 건 버튼 누르기일 뿐이다. 진짜 검증은 "무엇을 증명해야 하는가"를 먼저 쓰고(coverage plan), 그걸 닫아가는(closure) 작업이다. RTL을 못 읽는 검증 엔지니어는 버그를 찾아도 원인을 설명 못 한다. 그래서 Stage 2가 먼저다.

기간: 2~4개월. 목표: Stage 2에서 만든 UART에 UVM-lite 스타일 테스트벤치를 붙이고 기능 커버리지 100%를 닫아보기.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 Design Verification 로드맵(64 skills).

Stage 4. Synthesis — RTL을 게이트로 번역한다

배울 것: Logic synthesis의 원리(technology mapping), SDC 타이밍 제약(create_clock, set_input_delay, set_output_delay), lint/CDC 체크, synthesis 가능한 코딩 스타일과 불가능한 스타일의 경계. 오픈소스는 Yosys, 업계 표준은 Design Compiler 계열이다.

초보자 함정: "합성 안 되는 코드는 synthesis tool이 알아서 고쳐준다"는 착각. 안 고쳐준다. 합성 툴은 네 의도를 추측하지 않는다. Stage 2에서 latch를 만들었으면 Stage 4에서 그 latch가 그대로 게이트가 된다. 그래서 synthesis를 배우면 RTL 코딩 스타일이 완전히 바뀐다 — 이게 앞단계를 먼저 배워야 하는 이유의 실증이다.

기간: 1~2개월. 목표: Yosys로 Stage 2의 설계를 Sky130 셀로 합성하고, 타이밍 리포트를 읽을 수 있기.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 Synthesis / Constraints / Front-End Implementation 로드맵(64 skills).

Stage 5. Physical Design — 게이트를 실리콘에 놓는다

배울 것: Floorplan, power delivery network(PDN), placement, clock tree synthesis(CTS), routing, congestion 분석. 오픈소스는 OpenROAD/OpenLane — 앞서 말했듯 600회 이상 실제 테이프아웃에 쓰인 플로우다. 업계에서는 ICC2/Innovus를 쓴다.

초보자 함정: PD를 "플로우 버튼 누르기"로 배우는 것. 진짜 PD 실력은 floorplan과 congestion 판단에서 나온다. Congestion이 터졌을 때 "툴이 알아서 하겠지"가 아니라, RTL 구조 문제인지 floorplan 문제인지 placement density 문제인지를 가려내는 눈이 실력이다. 그 눈은 Stage 2~4를 알아야 생긴다. RTL 구조를 모르는 PD 엔지니어는 congestion 앞에서 무력하다.

기간: 2~4개월. 목표: OpenLane으로 작은 블록(예: Stage 2의 arbiter)을 GDSII까지 밀어보기.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 RTL-to-GDS / Physical Implementation 로드맵(97 skills).

Stage 6. STA / Signoff — 시간이 맞는다는 걸 증명한다

배울 것: Setup/hold timing, OCV/AOCV/POCV variation 모델, crosstalk delay/noise, multi-corner multi-mode(MCMM) 분석, ECO(engineering change order). 오픈소스는 OpenSTA, 업계 표준은 PrimeTime이다 — 내가 매일 만드는 툴이다.

초보자 함정: 숫자 하나(WNS = 0)에 집착하는 것. 제약(SDC)이 잘못됐으면 "clean" 리포트는 거짓말이다. False path를 남발해서 타이밍을 맞춘 것처럼 보이게 하는 건, 면접관이 가장 싫어하는 패턴이자 실무에서 칩을 죽이는 패턴이다. STA는 리포트를 읽는 게 아니라, 그 리포트를 믿어도 되는지를 판단하는 일이다. 그 판단력은 Stage 2(RTL 구조 이해)와 Stage 4(제약 이해)에서 나온다.

기간: 2~3개월. 목표: OpenSTA로 Stage 5 결과물의 타이밍을 분석하고, 진짜 violation과 false violation을 구분할 수 있기.

다음 단계: edu.vlsi.kr 44개 커리어 패스 지도의 STA / Timing Signoff 로드맵(88 skills).

Stage 7. Tapeout — 공장으로 보낸다

배울 것: DRC/LVS, antenna rule, metal fill, ECO freeze 프로세스, GDSII handoff와 mask data 준비. Magic/KLayout으로 DRC/LVS를 직접 돌려보는 게 오픈소스 루트다.

초보자 함정: "GDSII 나왔으니 끝"이라는 생각. 진짜 끝은 post-silicon bring-up에서 칩이 살아 돌아올 때다. 테이프아웃은 시작이 아니라, 앞 6단계 판단의 총합이 맞았는지를 실리콘이 채점하는 시험이다.

기간: 1~2개월(학습 기준). 목표: Stage 5~6의 블록을 DRC/LVS clean까지 가져가기.

edu.vlsi.kr 연계 로드맵: 다음 단계는 여기서

이 글은 로드맵의 지도다. 실제 등반은 VLSI Korea Education에서 이어가라. 각 단계에 매칭되는 커리어 로드맵이 준비되어 있다.

• VLSI Korea Education 홈 — RTL2GDS 학습 플랫폼의 시작점. 로드맵·학습·인터뷰·실습 섹션으로 연결된다.
• 44개 반도체 커리어 패스 전체 지도 — 이 글의 7단계와 1:1로 매칭되는 로드맵 모음. RTL Design(64 skills) → Design Verification(64 skills) → Synthesis / Constraints / Front-End Implementation(64 skills) → RTL-to-GDS / Physical Implementation(97 skills) → STA / Timing Signoff(88 skills) 순서로 따라가면 된다. 각 로드맵은 단계별 스킬과 검증된 학습 자료로 연결된다.
• 반도체 교육 행사 캘린더 — 오프라인 세미나·워크샵 일정. 혼자 막히는 구간은 오프라인에서 질문하는 게 가장 빠르다.

솔직히 말할 것 하나. 현재 edu.vlsi.kr에는 커리어 패스별 로드맵은 있지만, 이 글의 7단계를 순서대로 따라가는 "RTL-first 실습 트랙" 형태의 단일 튜토리얼 페이지는 아직 없다. 각 단계별 핸즈온 랩(Yosys 합성 실습, OpenLane PD 실습, OpenSTA 타이밍 분석 실습)을 테이프아웃 순서대로 묶은 페이지가 생기면 이 글의 funnel이 완성된다. 그 페이지가 생기기 전까지는 위 44개 패스 지도의 5개 로드맵을 순서대로 밟는 게 최선이다.

Chase's Take

나는 백엔드 툴을 만드는 사람이다. PrimeTime, PrimeShield, PrimePower — 칩 설계 플로우의 가장 뒷단, signoff 단계의 툴을 매일 만진다. 그런데 내가 후배들에게 가장 강하게 말하는 건 "앞부터 배워라"다. 모순처럼 들리는가? 아니다. 뒷단에 오래 있을수록 앞단이 얼마나 중요한지 뼈저리게 알기 때문이다.

SiFive Korea 시절, 나는 Samsung 5~14nm에서 RTL부터 GDSII까지 전 과정을 직접 소유했다. Rebellions ATOM, FuriosaAI WARBOY, RHEA — 5회 이상의 테이프아웃을 거치면서 깨달은 건 하나다. 어느 단계에서 막히든, 해답은 항상 앞단계에 있다. Timing이 안 맞으면 RTL 구조를 뜯어야 하고, congestion이 터지면 floorplan이 아니라 마이크로아키텍처가 문제인 경우가 많다. 앞을 모르는 뒷단 엔지니어는 증상만 쫓는다.

"전반적으로 다 해봐야 한다." 이게 내 지론이다. 전문가(specialist)가 되지 말라는 말이 아니다. 깊이는 나중에 파도 된다. 하지만 처음 1~2년은 7단계를 한 바퀴 돌아라. 그 한 바퀴가 평생의 나침반이 된다. 어디에 있든 칩 전체가 보이는 엔지니어 — 그게 시장에서 가장 비싼 엔지니어다.

FAQ

Q1. RTL을 몰라도 검증이나 STA부터 시작할 수 있나요? 가능은 하다. 학원도 그렇게 가르친다. 하지만 대가가 있다. RTL을 못 읽는 검증 엔지니어는 버그 리포트를 써도 원인을 못 짚고, STA 엔지니어는 violation 앞에서 "RTL 팀에 물어보세요"만 반복한다. 시작은 할 수 있지만, 결국 앞단계로 되돌아오게 된다. 처음부터 순서대로 가는 게 돌아가는 길이다.

Q2. 오픈소스 툴만으로 7단계 전체를 실습할 수 있나요? 있다. Icarus Verilog/Verilator(시뮬레이션) → Yosys(합성) → OpenROAD/OpenLane(PD) → OpenSTA(STA) → Magic/KLayout(DRC/LVS) + Sky130 PDK. OpenROAD는 Efabless MPW shuttle을 통해 600회 이상 실제 테이프아웃에 사용됐다. 업계 툴(Design Compiler, ICC2/Innovus, PrimeTime)과 버튼 위치는 다르지만, 배우는 개념은 같다.

Q3. 7단계를 다 도는 데 얼마나 걸리나요? 독학 기준 12~18개월이 현실적이다. 단계별로는 digital logic 2~4주, RTL 2~3개월, 검증 2~4개월, 합성 1~2개월, PD 2~4개월, STA 2~3개월, 테이프아웃 1~2개월. 각 단계마다 "돌아가는 결과물 하나"가 기준이다. 빨리 가려고 단계를 건너뛰면 나중에 두 배로 돌아온다.

Q4. 아날로그나 메모리 설계도 이 순서대로 배우면 되나요? 이 로드맵은 디지털 프론트엔드→백엔드 기준이다. 아날로그/메모리/패키지는 별도의 축이다. 다만 digital logic과 RTL 감각은 아날로그 엔지니어에게도 도움이 되고, STA/signoff 개념은 메모리 인터페이스(DDR, HBM 컨트롤러) 설계와 직접 연결된다. 축은 달라도 "앞단계 이해가 뒷단계를 살린다"는 원리는 같다.

이 글은 학습 가이드이며 진로 조언이 아닙니다. 툴과 플로우는 계속 바뀌니 최신 공식 문서로 교차 확인하세요.