EDA

Engineering

Logical Equivalence Check는 언제 하는걸까?: Synthesis, DFT, P&R, ECO 네 번의 관문

TL;DR 당신은 완벽한 RTL Code를 작성했다. LEC 혹은 EQ는 이런 것을 검증하는 것인데, EDA Tool을 이용해서 설계 하는 단계가 엄청나게 많다. Stage 1: RTL vs Synthesized Netlist Design Compiler가 RTL을...

Engineering

AI가 Fabless, EDA 회사를 대체할 수 있을까?

AI는 이미 전세계 모든 교과서를 다 집어삼켰다. Claude는 모든 전공의 교과서를 다 메모리에 넣은 만물박사에 가깝다. 오픈소스 코드도 다 봤다. AI가 신입보다 잘하는 영역이 점점 늘고 있다. 그런데 시장은 왜 SaaS (SAP, Adobe) 주가는 후려치고...

Research

[Synopsys 무료 웨비나] AI 칩 검증, RTL 시뮬레이션으로는 안 되는 이유: 리벨리온·Synopsys HAV Success Story

Synopsys에서 정말 오랜만에 무료 Webinar를 합니다. 주제는 요즘 가장 핫한 HAV. 일단 신청하시고, 일하면서 들어보시지요 😄 시뮬레이션이 끝나려면 멀었다. 근데 Tape-out 일정은 다가온다. 칩 설계를 해본 사람이라면 한 번쯤 이런 경험이 있을 거다. 집을 못...

Engineering

TCL(.tcl) 파일이란 무엇인가요?

TCL(Tool Command Language)은 EDA tool의 스크립팅 언어입니다. Synopsys, Cadence, Siemens의 주요 tool이 모두 TCL 기반 인터페이스를 제공하며, 설계 flow를 자동화하는 데 사용됩니다. .tcl 파일 자체가 설계 데이터는...

Research

나보다 더 잘 아는 사람들을 어떻게 리드하나요?

처음 Project Managing을 했을 때 든 생각 프로젝트 매니저가 되고 나서 처음 든 생각은 자신감이 아니었다. 회사의 팀 프로젝트를 대강 나눠보면 아래와 같다. 1번은 하다가 모르는 것이 생기면 해당 팀에게 자세히 물어볼 수 있다. 2번은 그게 쉽지 않다. 내가 하는...

Research

Synopsys 2026: Ansys 통합 이후, 변곡점에 선 EDA 제왕

전세계의 반도체 회사가 Synopsys의 EDA 제품을 사용한다. 그렇기에, Synopsys의 연례 발표를 보면 반도체 시장 전체의 흐름이 보인다. Synopsys의 2025-2026년을 맞이하는 풍경은 1년 전과 완전히 다르다. $350억 Ansys 인수 가 완료되면서...

Engineering

计算布尔代数：香农展开与 SAT

香农展开如何把布尔函数分解为 2:1 MUX？本文从余因子（cofactor）、布尔差分和变量量化出发，解释 SAT 搜索与 EDA 优化中的分支、剪枝和变量消去。

Engineering

[VLSI CAD] kbdd - MiniSAT - Espresso - SIS?

Когда вы посещаете занятия по EDA или VLSI CAD, вам неожиданно представляют такие инструменты: Поначалу все они кажутся похожими: "Разве это не все о...

Engineering

[VLSI CAD] kbdd - MiniSAT - Espresso - SIS?

When you take an EDA or VLSI CAD class, all of a sudden these tools pop up: At first, they all seem similar: "Isn't this all about logic expressions?" "Do...

Engineering

[VLSI CAD] kbdd · MiniSAT · Espresso · SIS?

EDA, VLSI CAD 수업을 듣다 보면, 갑자기 이런 도구들이 튀어나온다. 처음엔 다 비슷해 보인다. “다 논리식 만지는 거 아님?” “이걸 실무에서 쓰긴 하나?” 결론부터 말하면 이 도구들은 ‘칩이 맞는지 증명하는 세계’의 도구들이다. 이런 기본적인 개념들이 Logic...

Engineering

[VLSI CAD] MiniSAT？

满意度 (SAT) 问题可概括为以下问题： 变量能否设置为真/假，从而使给定的布尔公式为真？ 例如，给定公式 f(x,y,z)=(x || y) & (!x || z)， 这看起来很简单，但是当变量的数量达到数千或数万时， 2.MiniSat 是一种什么样的 SAT 求解器 MiniSat 是一种基于...

Engineering

[VLSI CAD] Выраженный в EDA

Что такое Espresso? Классический и эталонный подход, который сводит к минимуму количество терминов AND/OR, сохраняя при этом функциональность логического...