CFET 結構完整解剖 — 為什麼必須從 nanosheet 折疊

🆓 免費文章 · 任何人都可以免費閱讀

先說結論。CFET（Complementary FET）是把 nFET 與 pFET 垂直堆疊，將標準單元高度縮小到接近一半的結構。它不是「GAA 的下一代電晶體」，而是 「堆疊 nanosheet 方式的創新」。核心難題不是元件物理，而是製程。不損壞下方元件而製造上方元件的 thermal budget，以及設計師必須承擔的複雜度，是 CFET 商用化的真正關卡。基準：2026 年 10 月。CFET 的概念性概要，建議先看 CFET 是什麼？GAA 之後的電晶體 篇。

為什麼要折疊 — 微縮的死路

電晶體微縮的歷史是「橫向」的歷史。從 FinFET 到 nanosheet（GAA），把通道改為閘極四面包覆的結構，抓住了短通道效應。但 nanosheet 也碰到了極限。因為在標準單元內，nFET 區域與 pFET 區域 水平並排。要縮小單元高度，必須縮小 n/p 分離間距（n-to-p spacing），但這間距因光刻與絕緣的物理極限，不再縮小。

CFET 的答案很單純。不要水平並排，上下堆疊。把 nFET 放下面、pFET 放上面（或相反）堆疊，標準單元高度縮小到接近一半。相同面積放 2 倍電晶體，或相同電晶體放一半面積。這就是「必須折疊」的全部理由。

結構解剖 — 上下兩個 nanosheet 堆疊

看 CFET 的剖面，上下有兩個 nanosheet 堆疊。每個堆疊接受獨立的閘極控制（common gate 結構與 separate gate 結構都在研究中）。兩個堆疊之間有 dielectric wall，把 n/p 電氣分離。源極、汲極在各堆疊分別形成，必要時以垂直 via 連接。

再結合 buried power rail（BPR），圖就完整了。把電源配線降到元件下方的埋入層，解決單元內部繞線壅塞的 BPR，與縮小單元高度的 CFET，是同一問題（配線壅塞）的兩種解法。這是業界路線圖把 CFET+BPR 綁在一起討論的原因。

製程解剖 — 兩條路

CFET 製造大致有兩種方法。

Monolithic CFET

在一個晶圓上先做下方元件，再在其上依序形成上方元件。優點是對準（overlay）由光刻控制。缺點是 thermal budget。製造上方元件時使用的高溫製程，會損壞下方元件的摻雜曲線與矽化物。必須把下方設計成「能以低溫製程製造的元件」，或把上方製程的熱預算壓到極低。這是 monolithic CFET 的核心技術障礙。

Sequential CFET（wafer bonding）

把下方元件晶圓與上方元件晶圓分開製造，以 wafer bonding 貼合。優點是各層能以最佳製程製造，但接合介面的對準精密度與介面缺陷決定良率。這是在 3D NAND 的 wafer bonding（CBA 等）已驗證的技術，但在邏輯的微細間距，難度高一個次元。

哪一方會勝出還不知道。但業界的重心偏向 monolithic。因為 bonding 在「貼合」的瞬間產生介面，而介面是缺陷的溫床。

設計師的觀點 — STA 與 PDK 必須承擔的

CFET 向設計師拋出的問題有三個。

📩 在持續關注這個主題嗎？

財報·報告·HBM供需的後續分析，每天10:30（KST）寄到您的信箱。 免費訂閱 →

第一，標準單元函式庫的重新設計。單元高度減半，電源軌結構、接腳可及性、繞線軌道全部改變。無法直接沿用既有 nanosheet PDK，必須從單元架構重新畫起。

第二，熱（thermal）建模。上下堆疊的結構，熱逸出的路徑受限。Self-heating 會移動下方元件的閾值電壓，直接影響 timing。STA signoff 很可能引入熱-電耦合（coupled）裕度。PrimeTime 類時序簽核必須更認真對待「溫度」的時代到來。

第三，寄生（parasitic）萃取的複雜度。垂直堆疊的閘極、源極、汲極之間的耦合電容，打破了既有 2D 萃取模型的假設。必須重新驗證 RC 萃取與 STA 的一致性。PDK validation（STA-SPICE correlation）的難度提升一個等級。

誰、何時 — 路線圖的位置

CFET 正走出研究室概念。imec 等研究機構已展示 monolithic CFET 的核心製程模組，主要代工廠 1nm 級之後的路線圖也提及 CFET。但量產時點一般認為在 2020 年代後半之後。格局是 nanosheet（GAA）負責 3nm~2nm 世代，下一個微縮牌是 CFET。

重要的不是「CFET 會不會來」，而是 「為 CFET 準備的設計基礎設施何時就緒」。EDA 工具的 3D-aware place & route、考慮熱的 STA、垂直寄生萃取必須先到，代工廠才能推出 CFET PDK。

Korea 視角

韓國的利害關係很明確。Samsung Foundry 若要在 CFET 世代維持競爭力，除了元件研究，必須並行 設計基礎設施（EDA、PDK）應對。CFET 是「製造技術」與「設計技術」同等重要的節點。這是韓國 EDA 生態系與代工廠之間協作比任何時候都重要的點。

FAQ — 常見問題

CFET 與 nanosheet 的關係是？CFET 不是取代 nanosheet，而是把 nanosheet 上下堆疊的結構。通道本身仍是 gate-all-around nanosheet。「GAA 之後」的表現，指的是整合方式的演進，而非元件世代。

Monolithic 與 sequential 哪個更有力？目前重心偏向 monolithic。比起 wafer bonding 的介面缺陷風險，解決 thermal budget 問題更接近業界的選擇。不過兩者都尚未量產驗證。

CFET 能把 standard cell 高度縮小多少？理想上接近一半。實際上考慮 dielectric wall 與垂直 via 額外開銷，目標是 40~50% 水準的縮小。

Buried power rail 與 CFET 是套組嗎？不是必須，但綜效大。CFET 縮小單元高度，配線壅塞加劇，BPR 把電源網降到地下，緩解壅塞。這是路線圖中一起提及的原因。

設計師（STA/PD）現在該準備什麼？理解 3D 結構的熱與寄生效應。雖然馬上不會碰到 CFET PDK，但「垂直方向的 coupling 與 thermal 進入 timing」的感覺，在 advanced node 已經變得必要。

📩 今天錯過的分析，明天早上寄到您的信箱

每天10:30（KST）Daily Silicon與財報·機構報告核心解讀搶先送達。訂閱後可選擇韓語/英語/日語新聞通訊，中文深度分析每日在網站更新。

免費訂閱 →

免費 · 無垃圾郵件 · 隨時退訂