VLSI KoreaRTL會被AI取代嗎 — 數字顯示的真正邊界與職涯生存策略
RTL是否被AI取代，以公開基準測試數字劃出邊界。彙整VerilogEval 63%、CVDP 34%、PPA達成約10%所說的內容與工程師的生存策略。
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核心結論 單純RTL編碼正快速商品化。但公開基準測試反覆顯示的是，AI的成功率在PPA與決策上比功能實現大幅下降。在VerilogEval中，最高水準模型的spec-to-RTL pass@1也只有63%水準，在更接近現實的CVDP中只有34%。在評估整體設計流程的Build-A-Chip-Bench中，功能驗證通過約40%，PPA目標達成約10%。被取代的不是RTL工程師，而是「無決定地只寫程式碼的工作」。生存策略不在編碼速度，而在擴大負責規格決定、trade-off判斷、驗證與實體實現的範圍。
先看數字 — 三個基準測試說同一個故事
AI多擅長寫RTL，已過了用感覺討論的階段。公開基準測試已累積多個世代，結果顯示出驚人一致的模式。
第一個是VerilogEval。衡量將以自然語言給定的規格轉換為Verilog程式碼能力的代表性基準測試。在VerilogEval v2的spec-to-RTL課題中，LLaMA 3.1 405B為57%，GPT-4o以pass@1 63%記錄了當時最高水準。意味著在小模組單位課題中，最高模型一次答對十個中約六個的水準。此後特化模型與agent技術報告了更高的數字，但條件不同的結果不能放在同一直線上比較。
第二個是CVDP（Comprehensive Verilog Design Problems）。參與NVIDIA研究人員的這個基準測試由熟練硬體工程師出題的783個問題、13個類別構成，不僅評估RTL生成，還評估修改、除錯、驗證、規格一致性。在這裡最高水準模型的程式碼生成aggregate pass@1為34%（Claude 3.7 Sonnet），GPT-4.1為29%，LLaMA 3.1 405B為23%。課題越接近現實工作，成功率下降近一半。
第三個是Build-A-Chip-Bench。ChipAgents與NVIDIA合作公開的這個基準測試不止於RTL，從architecture到verification、synthesis、floorplan、placement、CTS、routing、timing與power signoff、physical verification，評估整體流程。在初期評估中，agent的功能驗證通過率平均約40%，物理PPA（Performance、Power、Area）目標達成率只有約10%。
| 基準測試 | 衡量什麼 | 代表結果 | 啟示 |
|---|---|---|---|
| VerilogEval v2 | 從規格生成小模組RTL | GPT-4o pass@1 63%，LLaMA 3.1 405B 57% | 單純生成正快速變好 |
| CVDP | 接近現實的設計·修改·除錯·驗證783個問題 | 最高34%（Claude 3.7 Sonnet），GPT-4.1 29% | 加上脈絡與決策，成功率下降 |
| Build-A-Chip-Bench | 從Architecture到signoff的整體流程 | 功能驗證約40%，PPA目標達成約10% | 功能實現與物理最佳化之間的大差距 |
將三個數字並排，邊界就顯現。AI在製作「能運作的程式碼」上正快速超越人類輔助水準，但在「在約束內做出接近最佳的決定」上還差得很遠。取代討論必須以這個差距為基準才準確。
為何功能實現與PPA之間產生如此大的差距
功能實現是答案比較明確的問題。若給定規格，動作不是對就是錯，testbench會判定。學習資料中有許多相似模式，失敗了也可以再試。是LLM容易變強的條件。
PPA性格不同。答案不是一個，而是在約束條件下的選擇。即使實現相同功能，將pipeline做深，frequency會上升，但功耗與面積會增加，驗證負擔也會變大。製程、library、floorplan、周邊區塊的情況都會改變選擇。而且結果在跑完synthesis與backend之前不會確定。意味著一次回授昂貴且緩慢。
實務的RTL也是如此。一行程式碼的價值不是由那行本身決定，而是由該選擇對timing closure、power budget與時程的影響決定。在AI寫出更多、更快程式碼的時代，這個影響判斷的價值反而上升。因為生成的程式碼越多，審查、捨棄、決定方向的工作就越成為瓶頸。
區分被取代的工作與不被取代的工作
不以模糊的不安，而是將工作按單位區分，圖像就會清晰。
快速商品化的是模式已定的程式碼。標準bus interface的slave模組、register block、單純FSM、既有程式碼的反覆變形、註解與文件草稿、testbench骨架。這類工作公開程式碼與開源IP豐富，規格也以標準固定，是AI最容易學習的領域。在這裡與人類進行速度競爭的策略，應視為已經輸了。
長久留下的是包含決定的工作。決定Microarchitecture的工作、將規格模糊部分解讀為產品需求的工作、在PPA trade-off中選擇捨棄什麼的工作、看時程與風險調整設計範圍的工作、在tape-out直前ECO中區分要修正與要承受的工作。這類決定來自脈絡而非程式碼，出錯時的責任也由人承擔。
也有中間地帶。除錯與程式碼審查。AI在波形分析輔助與程式碼模式指出上已經有用，但bug的root cause是規格解讀、RTL還是testbench的最終判斷，仍是設計者的份。這個中間地帶也是擅長使用AI的人變得更強的領域。
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與「RTL變免費」不同的故事 — 這次是個人的生存法
標準IP的純編碼價值下降的診斷，是產業結構的故事。本文的主題是個人。在相同診斷面前，依個人選擇結果完全不同。只負責標準模組編碼的人直接面對需求減少，但負責該模組周圍決定的人，工作反而增加。因為AI越大量產出草稿，越需要決定與驗證的人。
因此生存策略的核心不是「比AI更擅長編碼」。那場競爭贏不了，即使贏了獎勵也小。核心是擁有能評估AI產出結果的基準，並將AI無法代替的決定納入自己的工作範圍。兩者都不會一夜之間產生，但若決定方向，是職涯複利會附著的一側。
職涯生存策略四項
1. 從接收規格的人移動到決定規格的人
在規格完成後被呼叫的工程師，與AI最直接競爭。反之，進入規格制定會議的工程師，競爭位置不同。目標是參與將上層系統需求轉換為microarchitecture的階段、定義interface的階段、將效能目標分配到各區塊的階段。若是新人，從在規格審查中留下問題開始即可。問題的品質就是參與的資格。
2. 將驗證與實體實現中至少一項做成自己的領地
只懂RTL的人取代風險最高，同時看RTL與DV的人、同時看RTL與STA與backend約束的人，風險大幅降低。原因很簡單。因為AI的弱點正好在那個邊界點。功能正確但timing損壞的程式碼、以無法驗證的結構寫的程式碼，能濾掉這些的能力，暫時是人類的核心商品。在既有職涯建議中，說RTL是理解DV、PD、DFT的基礎素養，原因也相同。在素養之上疊加邊界點的判斷力，是順序。
3. 培養的不是使用AI的速度，而是捨棄AI結果的基準
在實務中擅長使用AI的人，不是寫長prompt的人，而是快速找出產出程式碼哪裡錯的人。尤其擁有自己檢查清單的人很強，針對clock domain、reset策略、handshake的corner case、無法合成的模式等AI常出錯的點。這個基準最終只能來自自己的設計經驗。在AI時代仍要累積經驗的原因就在這裡。沒有經驗就無法評估AI的輸出，無法評估就不是使用AI，而是交給AI。
4. 移動到差異化IP與領域知識
在標準IP領域，開源與AI持續壓低價格。反之，與公司產品競爭力直接相連的差異化區塊，例如為特定workload最佳化的accelerator或低功耗設計為核心的區塊，規格本身只在公司內部，學習資料中也沒有。是AI成功率最低的領域。隨著職涯後半段，提高這類區塊與領域、例如記憶體系統或interconnect或安全等專業領域的比重，會成為防護膜。
這個變化對新人與junior的意義
必須先直視對新人不利的變化。過去junior負責並學習的單純實現工作，正被AI先吸收。因此入職後自然成長的階梯下方階層正在變薄。應對很明確。從入職前就準備超越單純實現的成果，入職後快速通過單純實現工作，移動到有審查與決定的位置。
但這不意味著跳過基礎編碼。順序相反。沒有親自寫過RTL的經驗，也不會產生評估AI輸出的基準。跳過基礎的人不是將AI當工具使用，而是依賴AI的人，依賴即使累積經歷也不會轉換為實力。答案是更快、更有意圖地通過基礎，而不是省略。
FAQ
Q1. 若基準測試成功率上升，最終設計者也會被取代，不是嗎？ 成功率上升本身必須接受為事實。但基準測試顯示的結構性模式，即在現實課題與PPA上成功率比功能實現大幅下降的模式，何時消失是核心變數。職涯策略不是賭在「永遠安全」的假設上，而是在這個差距維持期間移動到決定與判斷一側。那個移動在差距縮小後仍然有價值。
Q2. 現在開始學RTL會不會太晚？ 不晚。但學習目標必須定為「決定結構並評估結果的人」，而不是「快速寫程式碼的人」。將RTL語法與電腦結構、驗證基礎、timing概念成套學習的課程，是符合AI時代的形式。
Q3. 公司對AI工具使用有限制，會不會不利？ 短期而言，自己的判斷力累積比個人生產力工具的差異更重要。光靠公開基準測試與開源專案，也能練習熟悉AI輸出的弱點。先具備評估基準的人，在工具開放的瞬間最快拉開差距。
Q4. 逃到DV或PD不就安全了嗎？ 職務移動本身不是答案。DV與PD中AI自動化也快速進入。安全的不是職務名稱，而是在任何職務中擴大決定與責任範圍的方向。以RTL為基礎重疊DV或STA的方式，不是移動而是擴展，因此產生防護力。
Q5. 如何培養審查AI所寫程式碼的能力？ 將自己親自寫的程式碼與AI寫的程式碼以相同testbench驗證並記錄差異的練習最直接。尤其蒐集AI在CDC、reset、backpressure、overflow等corner case中以何種模式出錯，那份清單本身就是在實務中直接使用的資產。
行動檢查清單
- ☐ 能說明VerilogEval、CVDP、Build-A-Chip-Bench的評估方式與結果差異
- ☐ 已將自己的工作分為「模式程式碼」與「包含決定的工作」並列成清單
- ☐ 已創造至少一個參與規格審查或architecture討論的機會
- ☐ 已制定將DV、STA、DFT中一項與RTL重疊學習的計畫
- ☐ 已開始自己的審查檢查清單，蒐集AI常出錯的模式
- ☐ 已決定一個非標準IP的差異化領域作為學習主題
- ☐ 未省略基礎RTL實現練習，並納入時程
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