게이트를 줄였는데 왜 회로는 더 느려질까

OpenROAD의 타이밍 최적화에는 게이트를 복제하거나 버퍼를 넣는 동작이 포함된다. 회로를 더 크게 만드는 선택이 지연을 줄일 수 있기 때문이다. 합성 결과의 셀 수가 줄었다는 사실만으로 다음 배치·배선 결과까지 빨라졌다고 판단할 수는 없다. OpenROAD Gate Resizer

VLSI Korea view: 타이밍 최적화의 단위는 게이트 하나가 아니라, 같은 제약 아래 다시 구현하고 측정한 경로다.

이 차이를 최근 연구가 다시 드러낸다. 푸단대학교 연구진이 2026-10-01 제출한 프리프린트는 배치된 회로의 국소 논리를 물리적 맥락과 함께 재매핑한다. 새 알고리즘의 소개를 넘어, 설계팀이 “무엇이 개선됐는가”를 어떻게 입증해야 하는지 묻는 계기다. 논문 v1

논리 단계의 절약은 어디에서 사라지는가

가상의 경로를 비교해 보자. 구현 A는 게이트 3개가 각각 20 ps를 사용하고 배선 지연의 합이 100 ps다. 구현 B는 게이트 5개가 각각 20 ps를 사용하지만 배선 지연은 30 ps다. 총지연은 A가 160 ps, B가 130 ps가 된다. 게이트 수가 적은 A가 오히려 늦다.

이는 실제 셀 라이브러리에서 얻은 측정값이 아니라, 지연 예산의 항목을 분리하기 위한 산술 예제다. 실제로는 입력 신호의 전이 시간과 출력 부하에 따라 각 셀 지연도 달라지므로, 논리 단계 수에 일정한 시간을 곱하는 계산으로 설계를 평가해서는 안 된다.

핵심은 한 신호가 얼마나 많은 입력을 구동하는지, 그 입력들이 어디에 있는지다. 여러 곳에서 쓰는 중간 결과를 공유하면 논리식은 간결해진다. 그러나 공유 지점에서 멀리 떨어진 소비자까지 신호를 보내야 한다면, 배선과 수신 입력의 용량을 함께 충전해야 한다.

반대로 논리를 일부 복제해 소비자 가까이에 놓으면 각 분기가 담당하는 부하를 줄일 수 있다. 대신 복제한 셀의 면적과 누설전력, 상류 입력의 추가 부하가 생긴다. 따라서 복제가 유리한지는 공유 노드만 보지 말고 그 앞뒤 경로까지 비교해야 한다는 것이 편집상 판단이다.

같은 기능을 구현하는 셀도 구동 능력과 입력 용량이 다르다. 더 강한 셀로 바꾸면 출력 쪽이 나아지는 대신 앞 단계가 느려질 수 있다. 타이밍 보고서의 개선된 구간만 잘라 보여주면, 지연이 다른 구간으로 이동한 사실을 놓친다.

실무에서는 셀 면적의 감소와 칩 면적의 감소도 구분해야 한다. 표준셀 면적의 합이 줄어도 이미 정해진 코어 크기나 매크로 배치가 그대로라면 다이 크기가 자동으로 작아지는 것은 아니다. 면적 지표가 셀의 합인지, 배치 영역인지부터 합의해야 성능과 비용의 교환을 해석할 수 있다.

이 표는 어떤 동작을 먼저 쓰라는 순위가 아니다. 엔지니어가 최적화 전후에 빠뜨리지 말아야 할 비교 축이다. 특정 경로의 지연이 배선에서 주로 발생한다면 셀 크기만 반복해서 바꾸는 접근은 개선 여지가 작을 수 있고, 혼잡한 영역에서는 추가 셀을 놓을 공간 자체가 제약이 된다.

배선이 구체화될수록 판단의 근거도 달라진다

배치 전에는 아직 확정되지 않은 물리 정보를 모델로 대신한다. 배치가 끝나면 핀 위치를 이용할 수 있고, 글로벌 배선 이후에는 연결 경로와 배선층 정보를 반영할 수 있다. OpenROAD의 기생 성분 추정 문서는 이 두 추정 단계를 별도로 제공한다. Parasitics estimation

여기서 기생 성분은 설계자가 논리 기능으로 의도하지 않았지만 배선에 생기는 저항과 용량이다. 길이만 같다고 지연까지 같지는 않다. 어느 층을 지나고 어디에서 갈라지며 어떤 부하를 만나는지가 중요하다. 배치 좌표가 가까워도 우회해야 하는 경로라면 직선 거리의 기대와 결과가 달라진다.

글로벌 배선 추정이 더 구체적이라고 해서 그것을 곧바로 최종 추출 결과라고 불러서는 안 된다. 비교표의 수치 옆에는 어느 구현 단계에서 어떤 기생 모델로 측정했는지가 필요하다. 같은 설계의 서로 다른 단계 값을 섞으면 최적화 효과와 모델 정밀도의 변화가 분리되지 않는다.

정적 타이밍 분석, 즉 STA는 이 물리 정보에 시간 제약을 결합한다. OpenSTA는 셀 특성을 담은 Liberty, 시간 제약인 SDC, 배선 기생 성분을 담는 SPEF 등을 입력으로 사용한다. 이 입력은 서로 다른 역할을 하므로, 회로 파일이 같다는 이유만으로 타이밍 비교 조건까지 같다고 볼 수 없다. OpenSTA

클록 주기만 고정해도 비교가 공정해졌다고 생각하기 쉽다. 하지만 입력 지연, 출력 부하, 클록 불확실성이나 예외 경로가 달라지면 같은 데이터 경로의 여유 시간도 달라진다. 팀이 받아야 할 결과물은 좋아진 숫자와 그 숫자를 만든 설정이 함께 묶인 기록이다.

특히 처음의 합성 추정치와 마지막 배선 추정치를 비교해 개선율을 만드는 방법은 피해야 한다. 기준 설계와 후보 설계를 같은 시작 상태에서 각각 끝까지 진행한 뒤, 동일한 지점의 보고서를 비교해야 한다. 이런 실험 설계가 없으면 더 복잡한 알고리즘을 추가할수록 원인을 설명하기 어려워진다.

셀 교체를 넘어 논리 구조를 다시 선택할 때

구동 능력 조절과 버퍼 삽입으로 해결되지 않는 경로에는 논리 분해 자체가 제약일 수 있다. 이때 재매핑은 같은 논리 기능을 다른 셀 조합으로 구현하는 후보를 찾는다. 중요한 점은 회로 전체를 다시 시작하는 대신, 바깥 회로와 연결되는 경계를 유지한 작은 영역을 다룬다는 것이다.

앞서 소개한 연구의 PCR은 주변의 도착 시간과 부하, 배선 추정을 반영해 후보를 만들고 실제 배치·배선 평가를 거쳐 받아들이는 구조다. 예측 모델에서 좋아 보인 후보와 물리 평가를 통과한 후보를 분리한다. 이 순환 구조가 논문의 방법론적 핵심이다. 논문 본문, 방법과 평가 절차

이 구분은 도구를 고르는 실무에도 적용된다. 후보 생성기는 많은 선택지를 저렴하게 살펴봐야 하고, 채택 단계는 구현 비용을 감수하더라도 잘못된 개선을 걸러야 한다. 모든 후보에 가장 비싼 분석을 적용하면 탐색 비용이 커지고, 간단한 예측만으로 채택하면 나중 단계에서 되돌릴 위험이 커진다.

영역을 작게 자르는 것도 공짜가 아니다. 작게 자르면 계산량을 줄일 수 있지만 경계 밖의 재구성 기회를 놓친다. 크게 자르면 더 많은 논리 선택을 검토할 수 있지만 배치 변경 범위와 실행 시간이 늘어난다. 설계팀은 탐색 범위와 시간 예산을 결과 수치와 함께 기록해야 한다.

이 표의 형식적 동등성 검증은 VLSI Korea가 실무 도입에 요구하는 기준이며, 논문이 모든 상용 검증 절차를 수행했다는 뜻이 아니다. 기능이 같다는 주장과 특정 구현이 시간 제약을 만족한다는 주장은 서로 다른 증거를 필요로 한다. 한쪽의 성공을 다른 쪽의 대체 증거로 쓸 수 없다.

팀 안에서도 책임을 나눠야 한다. 논리 설계자는 의도한 기능과 허용되는 변환 범위를, 물리 설계자는 배치·배선 제약과 기생 모델을, 검증 담당자는 동등성과 타이밍 예외의 유효성을 확인한다. 도구가 자동으로 후보를 만들수록 이 경계를 명시한 인수 조건이 더 중요해진다.

성능 표에서 알고리즘의 기여를 분리하는 법

논문의 비교표에는 놓치기 쉬운 각주가 있다. 위치 정보를 보존한 비교의 9개 사례 중 재매핑 변경을 실제로 채택한 것은 2개다. 다른 비교에서는 7개 사례 모두 입력 매핑을 유지했다. 따라서 표 전체의 좋은 결과를 전부 재매핑 동작의 직접 효과로 해석할 수 없다. 논문 Table I·II와 결과 분석

VLSI Korea view: 전체 흐름의 결과가 좋아졌다는 증거와, 특정 최적화가 그 개선을 만들었다는 증거는 따로 요구해야 한다.

이 각주는 연구의 가치를 없애는 것이 아니라 질문을 더 정확하게 만든다. 후보가 별로일 때 기존 구현을 보존하는 동작에도 가치가 있다. 다만 그 결과는 “새 논리가 얼마나 빨라졌는가”와 다른 질문이며, 이미 좋은 기준 설계를 얼마나 잘 지켰는지를 함께 봐야 한다.

이런 비교를 읽는 독자는 먼저 기준선이 무엇인지 확인해야 한다. 최초 회로인지, 최적화가 없는 상태에 동일한 후처리만 적용한 회로인지, 경쟁 알고리즘의 출력인지에 따라 수치의 의미가 달라진다. 동일한 이름의 설계라도 후처리가 다르면 별도의 비교로 다뤄야 한다.

또한 WNS는 가장 나쁜 음의 여유 시간을, TNS는 위반의 누적 크기를 보는 지표다. 최악 경로가 좋아져도 여러 다른 종단의 위반이 커질 수 있으므로 둘을 함께 봐야 한다. 어느 보고서가 어떤 경로·종단 집계를 사용하는지 확인하지 않은 채 서로 다른 도구의 합계부터 나누는 것은 의미가 약하다.

편집상 권고는 간단하다. 경쟁 기법과 비교한 최종 숫자 옆에, 자기 흐름에서 해당 최적화만 끈 실험을 요청하라. 그 실험이 없으면 도입 판단의 확신을 낮추고, 소규모 내부 평가로 넘어가면 된다. 누락된 실험을 추정치로 메우거나 벤치마크의 우위를 상용 칩의 성능 향상으로 바꾸지 않는다.

국내 설계팀은 무엇부터 비교해야 할까

국내 팹리스와 설계 서비스 조직, 대학 연구실이 공개 도구의 기법을 평가한다면 가장 먼저 만들 것은 동일 조건의 작은 기준 실험이다. 실제 고객의 비공개 설계를 외부 서비스에 넣을 필요는 없다. 사용 권한이 있는 내부 환경이나 공개 예제로 평가 범위를 정하고, 하나의 병목 경로에서 변경의 원인을 추적하는 편이 낫다.

VLSI Korea가 권하는 기록 단위는 입력 버전, 제약, 셀 라이브러리 식별자, 물리 평가 단계, 도구 설정과 결과다. 라이브러리나 공정 자료 자체를 공유하라는 뜻은 아니다. 팀 내부에서 같은 조건을 다시 찾을 수 있도록 승인된 식별 정보만 남기면 된다.

다음으로 최적화 전후의 셀 지연과 배선 지연, 부하, 전이 시간을 같은 경로에서 비교한다. 경로가 바뀌었다면 이전 최악 경로와 새 최악 경로를 모두 남긴다. 새로 좋아진 경로만 보관하면 병목 이동을 전체 문제의 해결로 착각하기 쉽다.

타이밍 수정은 셋업과 홀드도 함께 봐야 한다. 데이터를 더 빨리 보내면 셋업에는 도움이 될 수 있지만 너무 이른 도착이 홀드 문제를 만들 수 있다. OpenROAD 문서도 셋업과 홀드 수정을 구분하고 그 순서와 상호 영향을 다룬다. Gate Resizer

면적과 전력은 별도의 가격표다. 셀을 복제해 시간을 벌었다면 그 추가 비용이 허용 범위인지 확인해야 한다. 누설전력 수치만으로 동적 전력까지 개선됐다고 결론내릴 수 없으며, 실제 동작률과 전력 분석 조건도 필요하다. 성능·전력·면적의 어느 축을 우선할지 정하지 않으면 도구 결과가 팀의 목표를 대신 정하게 된다.

실리콘으로 이어지는 도구, 다음에 볼 증거

이 논의는 교육용 논리도에만 머물지 않는다. OpenROAD는 공개 생태계 페이지에서 Tiny Tapeout과 wafer.space를 실물 칩으로 이어지는 경로로 소개한다. wafer.space는 공식 저장소에 Run 1의 실제 칩온보드 부품 사진을 공개했다. 이 사례는 설계 도구와 실물의 연결을 보여주며, PCR 성능의 실측 증거로 쓰는 사진은 아니다. OpenROAD 생태계 · wafer.space 원자료

앞으로 6–12개월 동안 지켜볼 것은 가장 큰 개선율 하나가 아니다. 재매핑을 켜고 끈 동일 흐름의 비교, 실제 채택된 변경의 수와 위치, 더 넓은 설계·코너에서의 재현성, 실행 시간까지 포함한 자료가 추가되는지가 중요하다. 이런 자료가 나오면 모델의 아이디어를 팀의 도입 근거로 연결할 수 있다.

반대로 상세 배선이나 다른 동작 조건에서 이득이 사라지거나, 면적·전력 비용이 팀의 허용치를 넘는다면 채택 범위를 좁혀야 한다. 이것이 이 글의 판단을 바꾸는 조건이다. 타이밍 최적화의 성패는 가장 짧은 논리식이 아니라, 합의한 조건 아래 실제로 남는 여유 시간과 그 대가로 결정된다.

Sources and scope

원문 전체의 방법·표·각주를 확인한 PCR v1은 프리프린트이며, 이 글에서 학회 채택이나 실리콘 측정을 확인한 것으로 취급하지 않았다. OpenROAD와 OpenSTA 문서는 도구 동작의 근거이며 독립적인 PCR 성능 재현 실험이 아니다. 계산과 도식은 설명용으로 자체 작성했다.

• Jiang et al., Timing-Driven Logic Remapping with Local Physical Context
• OpenROAD Gate Resizer
• OpenROAD Parasitics estimation
• Parallax OpenSTA project documentation
• OpenROAD ecosystem
• wafer.space Chip-on-Board Wire-Bonded PCBs