유리기판 CTE는 낮을수록 좋을까

위 사진은 Intel이 2023년 공개한 유리기판 시험 패키지의 칩 장착면이다. 여러 칩을 얹는 위쪽과 메인보드에 연결되는 아래쪽은 서로 다른 재료와 맞닿는다. 유리기판을 고를 때 열팽창을 얼마나 줄일지 결정하려면 위쪽 접합과 아래쪽 접합을 함께 봐야 한다. Intel 원본 사진과 설명

패키지가 커질수록 이 선택은 어려워진다. TrendForce는 2026-09-18 발표한 자체 조사에서 더 큰 AI 칩 패키지 개발을 주요 흐름으로 짚었다. 이 시장 관찰은 특정 유리기판의 양산이나 신뢰성을 입증하지 않지만, 기판 가장자리의 접합이 왜 설계의 중요한 제약이 되는지 묻게 한다. TrendForce 조사

VLSI Korea의 판단: 유리의 낮은 열팽창은 장점이지만, 패키지의 모든 접합에 같은 방향으로 작용하지 않는다. 재료의 숫자 하나보다 어느 접합이 변형을 감당하는지가 선택 기준이다.

같은 패키지의 위와 아래는 다른 문제다

기판은 칩을 받치는 판이면서 전기 신호와 전원을 전달하는 배선 구조다. 유리 코어는 그 중심의 뼈대이고, 양면에는 절연막과 구리 배선이 쌓인다. 유리를 관통하는 구멍 안에 금속을 형성한 연결이 TGV, 즉 through-glass via다. 유리가 전기를 통하게 되는 것이 아니라, 금속 경로가 양면을 연결한다. IEEE EPS 기술 자료

칩 가까이에는 작은 접합들이 촘촘히 놓인다. 반대쪽에서는 더 큰 솔더 접합 배열이 패키지와 인쇄회로기판, 즉 PCB를 연결한다. 사진의 BGA(ball grid array)는 이 아래쪽 접속면이다. 실제 제품에서는 중간 연결층이나 실리콘 브리지가 들어갈 수 있으므로, 여기서 설명할 단순한 두 접합 구조를 Intel 시험 패키지의 내부 단면으로 읽어서는 안 된다.

가열되면 각 재료는 서로 다른 비율로 길어진다. 그 비율을 나타내는 값이 열팽창 계수, CTE(coefficient of thermal expansion)다. 1 ppm/K는 온도가 1 K 오를 때 길이가 백만분의 1만큼 늘어난다는 뜻이다. 두 재료가 따로 놓여 있으면 각자 늘어나지만, 솔더로 연결돼 있으면 접합과 주변 구조가 그 차이를 받아내야 한다.

실리콘에 맞춰 기판의 팽창을 작게 만들면 칩과 기판이 서로 잡아당기는 정도를 줄일 수 있다. 하지만 PCB가 그보다 크게 팽창한다면 아래쪽 차이는 오히려 커진다. 위에서 해결한 변형이 아래에서 다시 문제로 나타나는 구조다. Unimicron 연구진의 공개 논문도 이 두 접합을 분리해 분석한다. IMAPS 2024 논문

중요한 값은 유리 원판만의 CTE가 아니다

‘유리는 열팽창이 작다’는 말에는 두 가지 생략이 있다. 유리 조성마다 계수가 다르고, 구리와 절연막을 더한 완성 기판은 원판과 다르게 움직인다. SCHOTT의 소재표에는 20–300 °C 구간의 CTE가 3.2 ppm/K인 AF 32와 8.7 ppm/K인 AS 87 neo가 함께 나온다. 이 값은 해당 유리의 소재값이며, 완성 패키지의 실효값이나 모든 온도에서 일정한 값이 아니다. SCHOTT 소재표

완성 기판의 실효 CTE를 구하려면 층의 두께와 강성, 배선 구성, 온도에 따른 물성까지 고려해야 한다. 한 층이 더 늘어나려 해도 다른 층이 잡아당기므로, 원판의 수치를 그대로 전체 구조에 넣는 것은 위험하다. 특히 유기 재료는 면내 방향과 두께 방향의 거동이 다를 수 있다.

여기서 길이 차이와 휨도 구분해야 한다. CTE 차이는 두 재료가 자유롭게 늘어났을 때의 차이를 알려 준다. 실제 조립체가 얼마나 휘는지는 층 배치, 두께, 강성, 잔류응력과 고정 조건에 달려 있다. 같은 재료를 써도 위아래 구리 분포가 달라지면 변형이 달라질 수 있다. 따라서 ‘CTE를 절반으로 낮췄으니 휨도 절반’이라는 계산은 성립하지 않는다.

두 접합의 길이 차이를 직접 계산해 보자

설계 예제로 실리콘의 CTE를 3 ppm/K, PCB를 18 ppm/K로 놓자. 기판 전체의 실효 CTE 후보는 4, 8, 12 ppm/K다. 실제 소재를 평가한 세 제품이 아니라, 선택 방향을 보기 위해 만든 가정이다. 모든 재료가 균일하게 100 K 가열되고 이 구간에서 CTE가 일정하다고 놓는다.

중앙을 기준으로 칩 쪽 접합까지의 거리는 10 mm, 보드 쪽 접합까지는 40 mm로 정한다. 여기서 거리는 중심에서 특정 접합까지의 면내 거리다. 정사각형의 변 길이나 대각선 전체와 혼동하면 안 된다. 열팽창 차이에 따른 상대 변위의 크기는 δ = |α₁ − α₂| × ΔT × r로 계산할 수 있다. 접합이 없는 두 부품이 각자 팽창하려는 양의 차이를 먼저 구하는 것이다.

실효 CTE가 4 ppm/K인 기판의 칩 쪽은 |4 − 3| × 10⁻⁶ × 100 × 10 mm = 0.001 mm, 즉 1 µm다. 보드 쪽은 |18 − 4| × 10⁻⁶ × 100 × 40 mm = 0.056 mm, 즉 56 µm다. 같은 기판인데 아래쪽 수치가 큰 것은 계수 차이뿐 아니라 중심에서의 거리도 크기 때문이다.

기판의 실효 CTE를 8 ppm/K로 올리면 칩 쪽은 5 µm, 보드 쪽은 40 µm가 된다. 12 ppm/K에서는 각각 9 µm와 24 µm다. 낮은 CTE를 고르는 일이 위쪽 차이를 줄이는 대신 아래쪽 차이를 키운다는 사실이 숫자로 드러난다. 어느 후보도 두 접합을 동시에 가장 작게 만들지 못한다.

이 계산의 용도는 불리한 접합과 설계 민감도를 찾는 데 있다. 솔더, 기판과 칩은 실제로 함께 변형되고 온도도 항상 균일하지 않다. 위 숫자를 접합의 실제 변위, 응력, 수명으로 바꾸려면 그 구조의 해석과 시험이 필요하다. 특히 열사이클마다 일부 변형이 남는 솔더는 단순한 탄성 스프링처럼 움직이지 않는다.

1 µm와 56 µm만 비교해도 부족하다

변위를 받아내는 높이도 다르다. 얇은 접합은 작은 옆방향 움직임에도 크게 기울어진다. 위 예제에 칩 쪽 접합 높이 50 µm, 보드 쪽 높이 500 µm를 추가로 가정하면, 상대 변위를 높이로 나눈 δ/h로 기하학적 부담을 비교할 수 있다. 이는 솔더의 등가 비탄성 변형률이 아니라, 자유 팽창 차이를 접합 높이로 정규화한 지표다.

4 ppm/K 후보에서는 칩 쪽이 1/50 = 0.020, 보드 쪽이 56/500 = 0.112다. 8 ppm/K 후보에서는 5/50 = 0.100과 40/500 = 0.080이다. 아래쪽 절대 변위가 더 크더라도, 아주 낮은 위쪽 접합이 함께 제약이 될 수 있다. 두 지표만으로 수명을 비교하거나 가운데 후보를 최적 소재라고 확정할 수는 없다. 접합 재료와 형상, 지지 조건이 다르기 때문이다.

패키지를 키우면 상황은 다시 바뀐다. 같은 CTE와 온도 변화에서 접합까지의 거리가 20 mm에서 40 mm로 늘면 자유 팽창 차이는 두 배다. 4 ppm/K 후보의 보드 쪽 높이를 500 µm에서 250 µm로 줄이면 δ/h도 0.112에서 0.224로 두 배가 된다. 패키지의 가로 크기 확대와 접합의 낮은 높이가 겹치면, 소재 개선의 이점이 줄어들 수 있다.

공개 연구는 낮은 CTE의 반례를 보여 준다

Unimicron의 IMAPS 2024 연구는 동일한 기본 구조에서 유리 코어와 유기 코어 기판을 비교했다. 사용한 칩은 10 × 10 mm, 패키지 기판은 20 × 20 mm였고, −40 °C와 85 °C 사이의 열사이클을 해석했다. 칩 쪽 작은 솔더 접합과 PCB 쪽 접합을 별도로 살펴본 유한요소해석, 즉 구조를 작은 요소로 나눠 변형을 계산한 결과다.

그 조건에서 유리 코어 구조는 칩 쪽 접합의 누적 비탄성 변형률을 낮췄지만 PCB 쪽에서는 더 높였다. 이는 유리기판이 열등하다는 결론이 아니라, 어느 접합을 보느냐에 따라 개선 방향이 뒤집힌다는 반례다. 이 시험 구조를 대형 AI 패키지의 수명 배수로 옮겨 읽으면 안 된다. 연구의 구조·조건·결론

또 다른 공개 연구인 Wang 등의 2021년 논문은 유리기판을 사용한 fan-out 패키지의 시험과 해석을 연결했다. 이 연구에서도 유리 CTE뿐 아니라 접합 패드와 완충층의 치수가 신뢰성에 영향을 줬다. 재료표의 숫자를 고른 뒤 접합 형상을 별도 문제로 미룰 수 없다는 뜻이다. 다만 이 연구의 작은 패키지 구조와 시험 조건 역시 이 글의 가상 계산과 다르다. 원 논문

VLSI Korea의 판단: 낮은 휨, 작은 자유 팽창 차이, 긴 솔더 수명은 같은 지표가 아니다. 부품 단계의 개선이 보드에 조립한 뒤에도 유지되는지 따로 확인해야 한다.

해법은 팽창을 맞추거나, 차이를 받아내게 만드는 것이다

첫 번째 선택은 기판의 실효 CTE를 조정하는 것이다. 칩과 PCB 사이에서 어느 쪽에 더 가까이 둘지는 접합의 높이와 거리, 보강 조건을 함께 놓고 정한다. ‘실리콘에 가장 가까운 유리’만 찾는 대신, 전체 적층 구조가 그 값에 어떻게 도달하는지를 확인해야 한다. 배선 밀도나 유전 특성을 만족하는 조합 안에서 가능한 선택이므로 기계적 조건만 단독으로 최적화할 수도 없다.

두 번째 선택은 변형을 접합 하나에 몰리지 않게 분산하는 것이다. 칩과 기판 사이를 수지로 채우는 underfill은 접합 주변에도 하중을 전달할 경로를 만든다. 하지만 그것이 모든 변형을 없애 주지는 않는다. 새로운 재료의 강성과 팽창, 접착 상태가 구조의 일부가 되므로 칩 쪽에 적용한 보강을 보드 쪽에도 그대로 복제할 수 없다.

세 번째 선택은 구조의 크기와 접합 형상을 바꾸는 것이다. 앞 계산에서는 접합까지의 거리를 줄이거나 높이를 늘리면 정규화한 부담이 줄었다. 실제로는 입출력 수, 배선 길이, 조립 간격과 패키지 높이가 선택을 제한한다. 같은 개수의 접속점을 더 작은 면적에 넣으려면 피치가 촘촘해지고, 접합 형상과 조립 조건도 다시 검토해야 한다. 단순히 패키지를 줄이는 것 역시 공짜 해법은 아니다.

마지막으로 기판 자체의 파손을 봐야 한다. 유리와 배선층이 맞닿는 곳, 절단한 가장자리, 금속으로 채운 관통부에는 솔더와 다른 문제가 생긴다. IEEE EPS 기술 자료는 적층 구조의 응력과 가장자리 미세균열을 함께 관리해야 한다고 설명한다. 솔더 접합을 개선해도 유리 가장자리의 균열이나 금속 접착 문제가 먼저 한계를 만들 수 있다. 기계적 신뢰성 자료

소재 구매에서 조립체 검증으로 질문을 옮긴다

이제 기판 제안서를 읽는 순서가 바뀐다. 먼저 제시한 CTE가 원판의 값인지 완성 적층 기판의 값인지 구분한다. 다음에는 실제 칩과 보드, 접합 위치·높이, 온도 이력을 넣어 어느 인터페이스가 부담을 받는지 계산한다. 마지막에는 그 조립체의 휨과 접합 손상을 연결해 해석하고, 동일한 경계 조건의 열사이클 시험으로 비교한다. 서로 다른 시험의 합격 횟수만 나란히 놓는 것은 대체 검증이 아니다.

시험 중에는 전기적 연결이 유지되는지와 어디서 손상이 시작되는지를 함께 봐야 한다. 연결된 접합들을 직렬 경로로 만들어 저항 변화를 관찰하는 방식은 단선 징후를 찾는 데 쓰이고, 손상 위치의 분석은 모델에서 약하다고 본 곳이 실제로도 약한지 확인하는 데 쓰인다. Wang 등의 연구가 시험과 해석을 대조한 이유도 예측식을 쓰는 데 필요한 구조별 근거를 확보하기 위해서다.

산업적으로 필요한 역량도 원판 공급에 머물지 않는다. 유리의 조성을 조절하는 업체, 배선과 관통부를 만드는 기판 업체, 칩을 붙이는 조립 업체, 보드·냉각 구조를 정하는 시스템 업체가 같은 경계 조건을 공유해야 한다. 재료의 좋은 물성을 실제 조립체의 수명으로 바꾸는 연결 능력이 핵심이다. 이는 특정 업체의 매출 전망이 아니라, 앞의 두 접합 모델에서 도출한 공정·설계 역할의 해석이다.

유리기판의 열팽창 계수는 낮을수록 좋은 것이 아니라 자신의 패키지에서 가장 약한 접합을 개선하는 방향으로 골라야 한다. 칩 쪽 차이를 줄인 설계라면, 보드 쪽에 남긴 차이는 어떤 높이와 보강 구조로 받아낼지까지 답해야 한다. 그 답이 있어야 평탄한 기판이 신뢰할 수 있는 시스템으로 이어진다.

Sources and editorial note

사진과 시험 패키지 설명은 Intel Newsroom, 편집용 사용 조건은 Intel Press Hub에서 확인했다. 최근 산업 맥락은 TrendForce, 2026-09-18, 접합의 반례는 Lau 등, IMAPS 2024, 시험과 해석의 연결은 Wang 등, 2021, 소재값은 SCHOTT, 기판 공정과 균열은 IEEE EPS 기술 자료, 2025를 사용했다.

이 글은 공개 자료와 AI 보조로 작성한 기술 해설이다. VLSI Korea는 운영자의 고용주와 독립적으로 운영되며, 직접 제작·측정한 제품 결과를 주장하지 않는다. 자체 도식과 설계 예제는 VLSI Korea 작성이며 Intel의 시험 패키지 사양이 아니다. 자료 확인일은 2026-10-02다. 편집·AI 활용 원칙을 공개한다.

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