커패시터 없는 DRAM — 중국 연구진, 수직 듀얼게이트 IGZO로 4F2 2T0C 실증

결론부터 말한다. 커패시터를 없애면 DRAM 셀 면적의 이론 하한인 4F2에 닿을 수 있다. 중국과학원 연구진이 수직 듀얼게이트 IGZO 트랜지스터 두 개를 하나의 원형 채널로 동시에 만드는 공정으로 이를 실증했다. 최적 셀의 데이터 유지 시간은 350초에서 470초, 데이터 0은 500초를 넘겼고, 셀당 4비트 저장까지 확인했다. 다만 이 수치는 단일 셀 수준의 실증이며, 85도에서는 유지 시간이 90초로 떨어지고, 내구 사이클 데이터는 없다. 같은 4F2라는 이름을 쓰지만 삼성전자와 SK하이닉스가 추진하는 실리콘 1T1C 정공법과는 물리가 완전히 다르다. 이 글은 논문을 수치 단위로 해부하고, 두 노선을 같은 표 위에 올려 정직하게 비교한다.

원문: Liao et al., High-density three-dimensional integration of dynamic random-access memory using vertical dual-gate IGZO TFTs, Nature Communications 16:10932 (2025). DOI: 10.1038/s41467-025-65925-3. 예비 결과는 IEDM 2024에서 먼저 발표됐다. 저자 소속은 중국과학원 미세전자연구소, 베이징 슈퍼스트링 메모리 기술 아카데미, 케임브리지대학교 다윈 칼리지, 산둥대학교다.

왜 커패시터가 문제인가

현재 DRAM은 트랜지스터 1개와 커패시터 1개를 합친 1T1C 구조다. 셀 면적은 최소 선폭 F의 제곱으로 표기한다. 업계는 10년 넘게 6F2에 머물러 있다.

병목은 트랜지스터가 아니라 커패시터다. 전하를 충분히 담으려면 커패시터를 높고 가늘게 세워야 한다. 면적을 4F2로 줄이면 커패시터 간격이 좁아져 서로 기대거나 간섭하는 문제가 생긴다. 미세화할수록 커패시터의 종횡비가 극단으로 커지는 것이 1T1C의 구조적 한계다.

2T0C는 이 전제를 뒤집는다. 별도 커패시터를 두지 않는다. 읽기 트랜지스터의 게이트 산화막 커패시턴스 자체를 저장 노드로 쓴다. 트랜지스터 2개, 커패시터 0개라는 이름이 여기서 왔다. 채널 재료로 IGZO를 쓰는 이유는 세 가지다. 밴드갭이 넓어 오프 전류가 극히 낮다. 250도 수준의 저온 공정이 가능해 로직 위에 메모리를 쌓는 BEOL 집적과 맞는다. 전하가 새는 속도가 느려 리프레시 간격을 크게 늘릴 수 있다.

논문이 새로 한 세 가지

1. SASS 공정 — 두 트랜지스터를 한 번에 만든다

기존 수직 적층은 쓰기 트랜지스터와 읽기 트랜지스터를 층마다 따로 만들었다. 층이 어긋나면 정렬 오차가 생기고, 그 오차를 흡수하려고 면적이 커졌다.

SASS는 Self-Aligned Single-Step의 약자다. 전극층 5개와 절연층 4개를 먼저 쌓은 뒤, 한 번의 식각으로 원형 채널을 뚫어 위아래 트랜지스터를 동시에 형성한다. 전극은 ITO 30nm가 접지와 비트라인과 저장 노드를 맡고, Ta 40nm가 읽기 워드라인과 쓰기 워드라인을 맡는다. 절연층은 SiO2 40nm다.

효과는 명확하다. 포토리소그래피 정렬 오차가 원천적으로 사라진다. 투과전자현미경 단면에서 임계 치수 150nm 조건으로 상하 정렬 오차가 관찰되지 않았다. 공정 단계와 열 사이클과 오염 기회도 함께 줄어든다.

2. 수직 듀얼게이트 — 평면 20F2에서 4F2로

평면 2T0C 셀 면적은 약 20F2다. 이 논문은 채널을 세우고 게이트를 양쪽에서 감싸는 듀얼게이트 구조로 4F2를 달성했다. 4F2는 셀 면적 표기법상 도달 가능한 가장 작은 값이다.

듀얼게이트는 면적만 줄이지 않는다. 읽기 동작의 신뢰성을 높인다. 단일 게이트 구조에서 문제가 되던 전류 공유와 IR 드롭에 강해진다. 쓰기 트랜지스터의 추가 게이트는 저장 노드 커패시턴스를 키워 저장 전하량 자체를 늘린다. 대가는 홀드 전압이다. 추가 게이트 커패시턴스 때문에 쓰기 워드라인에 영하 1.5V 수준의 더 깊은 음전압을 걸어야 트랜지스터를 확실히 끌 수 있다.

3. In-situ O3 자기산화 — 게이트 절연막을 그 자리에서 만든다

Ta 금속 게이트를 같은 ALD 챔버 안에서 오존으로 산화해 high-k 절연막 Ta2O5를 직접 형성한다. 조건은 250도에서 45분에서 1시간이다. 만들어진 막은 두께 7nm, 유전율 약 21, 절연 파괴 전계 5 MV/cm다.

챔버를 옮기지 않는 것이 핵심이다. 외부 산소로 산화하는 ex-situ 방식과 비교하면 계면 오염이 줄고 균일도가 좋아진다. 채널 스택인 IGZO 6nm, HfO2 9nm, IZO 25nm도 같은 챔버에서 PEALD로 연속 증착한다. 스퍼터링으로 만든 IGZO는 두께 편차가 1.5nm를 넘었지만, PEALD IGZO는 편차가 0.3nm 수준이었다. 수직 채널에서는 이 차이가 전류 산포로 직결된다.

소자 성능 — 숫자로 본 완성도

최적 소자 기준이다. 채널 길이 120nm, 채널 폭과 길이 비는 500nm 대 120nm다.

신뢰성 수치도 수직 채널 소자로는 우수하다. 85도에서 양전압 2V를 3600초 가한 PBTS 조건에서 문턱전압 이동은 87.7 mV였다. 음전압 2V NBTS에서는 -22.6 mV였다. 기존 수직 CAA와 GAA 보고값보다 작다. 300도 질소 분위기에서 30분 어닐링한 뒤에도 전달 특성이 거의 변하지 않아 BEOL 열예산과 양립한다.

셀 동작과 유지 시간 — 가장 중요한 표

쓰기는 쓰기 워드라인 0.5V, 비트라인은 데이터 1이면 1V, 데이터 0이면 0V다. 읽기는 읽기 워드라인 0.5V, 비트라인 전압 0.1V에서 전류로 판정한다. 저장 전류비는 300을 넘는다.

유지 시간을 결정하는 누설은 두 갈래다. 쓰기 트랜지스터의 오프 전류와 저장 노드의 게이트 누설이다. HfO2를 두껍게 하면 게이트 누설이 줄고 유지 시간이 길어진다. 6nm에서 90초, 9nm에서 300초, 12nm에서 440초로 늘었고, 누설 전류는 4.42e-16 A/um에서 4e-17 A/um 수준으로 줄었다. 즉 이 셀의 유지 시간은 재료 한계가 아니라 게이트 스택 설계로 조절 가능한 값이라는 것이 논문의 메시지다.

크로스토크 검증도 있다. SPICE 시뮬레이션에서 Row Hammer와 패싱 게이트 효과를 평가했다. 비선택 셀 전류는 1fA 아래로 억제됐고, 선택 셀은 데이터 1에서 3.8uA, 데이터 0에서 0.2uA로 구분됐다. 단, 이는 시뮬레이션 결과이며 대용량 어레이 실측이 아니다.

멀티비트 해석에는 주의가 필요하다. 셀당 4비트가 동작하면 유효 밀도를 4F2를 4로 나눈 수준으로 말하고 싶어진다. 그러나 이는 이 글의 단순 계산일 뿐 논문의 주장이 아니다. 아날로그 전압을 저장 노드에 나눠 담는 방식은 잡음과 소자 산포와 온도 변화에 취약하다. 16개 상태를 단일 셀에서 구분한 것과, 어레이 전체에서 오류 없이 구분하는 것은 다른 문제다.

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선행 연구와 정직 비교 — imec을 이긴 곳과 못 이긴 곳

2T0C의 원조는 imec이다. imec은 2020년에 유지 시간 400초 초과와 오프 전류 3e-19 A/um를 보고했고, 2021년에는 게이트 길이 14nm 스케일링과 10의 11제곱 회를 넘는 내구 사이클을 보고했다. 평면 소자 기준으로는 유지 시간 1000초를 넘는 보고도 있다.

정리하면 기여는 면적과 집적 방식에 있다. 유지 시간 절대 기록을 깬 논문이 아니다. 수직으로 세워도 유지 시간이 무너지지 않는다는 것을 보인 논문이다.

산업 맥락 — 같은 4F2, 다른 물리

발행 시점이 절묘하다. 전자신문은 2026년 10월 22일에 4F2를 둘러싼 한미중 노선 분화를 보도했다. 핵심을 다시 정리한다.

한국 기업들의 4F2는 커패시터를 살린 채 트랜지스터만 세우는 싸움이다. 이 논문의 4F2는 커패시터를 없애는 싸움이다. 목표 면적은 같아도 병목이 다르다. 전자는 커패시터 간격과 종횡비와 본딩 수율이 병목이다. 후자는 유지 시간과 온도 특성과 센싱 마진이 병목이다. 어느 한쪽이 이기면 다른 한쪽이 틀렸다는 뜻이 아니다. 서로 다른 리스크를 산 것이다.

지정학적 의미도 있다. 이 성과는 중국 국책 연구소에서 나왔다. EUV 없이도 밀도를 올릴 수 있는 경로는 수출통제 환경에서 전략적 가치가 크다. CXMT의 1T1C 4F2 추격과 이 논문의 2T0C 4F2는 방향이 다르지만, 첨단 노광 없이 밀도를 확보하려는 같은 압력에서 나온 결과로 읽어야 한다.

SK하이닉스 3D DRAM 로드맵과의 연결 — 과장 없이

SK하이닉스는 SEDEX 2026 기조연설에서 2030년 AI 인프라 규모가 2026년 대비 약 20배로 커질 것으로 전망하고, HBM 다음 계층으로 프로세서 위에 DRAM을 직접 쌓는 3D Stacked DRAM과 낸드 기반 HBF를 제시했다.

이 논문의 BEOL 모놀리식 3D는 그 3D DRAM을 구현하는 소자 후보 중 하나로 볼 수 있다. 로직을 만든 뒤 250도 공정으로 메모리를 위에 올리는 방식은 프로세서 위 적층이라는 그림과 정확히 맞는다.

다만 구분이 필요하다. SK하이닉스 로드맵의 3D DRAM이 1T1C 적층을 뜻할 가능성도 크다. 로드맵 발표만으로 채널 재료나 셀 구조가 확정된 것은 아니다. 이 논문을 SK하이닉스 로드맵의 실증으로 읽으면 과장이다. 후보 기술의 성숙도를 보여주는 신호로 읽는 것이 정확하다.

한계 비판 — 이 논문이 증명하지 않은 것

첫째, 규모다. 단일 셀과 소규모 소자 실증이다. 대용량 어레이 양산 실증이 아니다. 수율과 산포와 불량 셀 처리와 리던던시는 전혀 다른 문제다. 둘째, 내구다. 반복 쓰기와 읽기에 대한 내구 사이클 데이터가 없다. imec이 10의 11제곱 회를 보고한 것과 대조되는 공백이다. 셋째, 온도다. 85도에서 유지 시간이 90초로 떨어진다. 서버와 자동차처럼 고온 동작이 필요한 용도에서는 리프레시 전력 이점이 빠르게 줄어든다. 넷째, 치수다. 실증 임계 치수는 100nm에서 150nm 수준이다. 실제 DRAM의 F는 10nm급이다. 4F2는 구조가 차지하는 면적 표기이지, 지금 당장 10nm급 밀도를 달성했다는 뜻이 아니다. 다섯째, 멀티비트다. 아날로그 전압 저장은 잡음과 변동에 취약하고, 오류 정정 부담이 커질 수 있다. 여섯째, 맥락이다. 저자가 중국 국책 연구소 소속인 만큼, 기술 이전과 수출통제와 공급망 해석이 항상 따라붙는 주제다. 논문의 기술적 가치와 별개로, 산업 채택 경로는 지정학의 영향을 받는다.

양산성 관점에서도 양쪽 모두 미완성이다. 삼성과 SK의 1T1C 4F2는 커패시터 공정과 본딩 수율이 남았다. 이 논문의 2T0C 4F2는 리프레시와 센싱 마진과 고온 특성이 남았다. 센싱만 봐도, 저장 전류비 300은 단일 셀에서는 넉넉해 보여도 어레이 기생 성분과 산포를 넣으면 마진이 빠르게 얇아지는 숫자다.

투자 관점 — 과장 없는 수혜 지도

두 노선에 공통으로 필요한 것이 가장 단단한 수혜다. 수직 구조를 만드는 원자층증착 장비와 고종횡비 식각 장비는 1T1C 4F2와 2T0C 4F2 모두에서 중요도가 올라간다. HfO2와 Ta2O5 같은 high-k 재료와 IGZO 전구체도 마찬가지다.

BEOL 집적이 진전되면 설계 문제도 커진다. 로직 위에 메모리를 올리면 열 설계와 전원 무결성과 타이밍 분석이 3차원으로 확장된다. EDA와 열 시뮬레이션 수요가 늘어나는 방향이다. 반대로 특정 셀 구조 하나에 베팅하는 해석은 피해야 한다. 이 논문 하나로 IGZO DRAM 양산 시점이 앞당겨졌다고 단정할 근거는 없다.

전망 — 무엇을 지켜볼 것인가

다음 확인 지점은 세 가지다. 첫째, 어레이다. 수 킬로비트 이상 어레이에서 유지 시간 분포와 센싱 마진을 보고하는 후속 결과가 필요하다. 둘째, 내구다. 내구 사이클과 고온 리텐션을 함께 보고해야 imec 선행 연구와 같은 선상에서 비교할 수 있다. 셋째, 스케일링이다. 임계 치수를 50nm 아래로 내리면서 Ion과 SS를 유지하는지가 밀도 주장의 진위를 가른다.

이 세 가지가 채워지기 전까지, 이 논문의 정확한 위치는 양산 기술이 아니라 가장 설득력 있는 우회로의 실증이다. 커패시터라는 40년 묵은 제약을 지우는 대신, 유지 시간과 온도라는 새 제약을 받아든 거래의 조건을 처음으로 수직 4F2에서 구체적인 숫자로 제시했다는 점에서 읽을 가치가 있다.

자주 묻는 질문

Q. 2T0C DRAM이란 무엇인가?
A. 트랜지스터 2개와 커패시터 0개로 만든 DRAM 셀이다. 별도 커패시터 대신 읽기 트랜지스터의 게이트 산화막 커패시턴스를 저장 노드로 쓴다. 출처: Liao et al., Nature Communications (2025).

Q. 4F2는 왜 중요한가?
A. 셀 면적을 최소 선폭 F의 제곱으로 표기할 때 도달 가능한 가장 작은 구조 면적이기 때문이다. 현재 양산 DRAM은 6F2에 머물러 있다. 단, 4F2는 구조 면적이며 노드 미세도와 같은 뜻은 아니다.

Q. 이 논문의 유지 시간은 세계 최고인가?
A. 아니다. 수직 소자 기반 2T0C 중에서는 최고 수준이지만, 평면 2T0C의 1000초를 넘는 보고보다는 낮다. 최적 470초, 평균 230초, 85도에서는 90초다.

Q. 삼성전자와 SK하이닉스의 4F2와 무엇이 다른가?
A. 한국 기업들은 실리콘 1T1C에서 커패시터를 유지한 채 트랜지스터를 세운다. 이 논문은 IGZO를 쓰고 커패시터를 삭제한다. 같은 4F2라도 병목이 완전히 다르다.

Q. 셀당 4비트면 밀도가 4배가 되는가?
A. 단일 셀에서 16개 상태를 구분한 실증은 맞다. 그러나 어레이 수준의 잡음과 산포와 오류 정정을 고려하지 않은 단순 나눗셈으로 밀도 4배를 주장할 수는 없다. 논문도 그렇게 주장하지 않는다.

Q. 당장 양산이 가능한가?
A. 아니다. 단일 셀 수준 실증이며 내구 데이터와 대용량 어레이 데이터가 없다. BEOL 3D DRAM의 소자 후보로서의 실증으로 보는 것이 정확하다.

출처: Liao et al., Nature Communications 16:10932 (2025), https://www.nature.com/articles/s41467-025-65925-3, DOI 10.1038/s41467-025-65925-3. imec 2T0C 선행 연구 (IEDM 2020, 2021). 전자신문 4F2 보도 (2026-10-22). SK하이닉스 SEDEX 2026 기조연설 보도 (2026-10-14).

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