삼성전자 42nm 3D 적층 트랜지스터: VLSI 심포지엄 최우수논문 심층 분석

⏱ 30초 요약

삼성전자 반도체연구소 Logic TD팀이 로직 반도체 최초로 n/p 트랜지스터 수직 적층 구조(3D Stacked FET)를 gate pitch 42nm에서 구현해 2026 VLSI Symposium Best Paper(1,000여 편 중 최고 평가, 8.29/10)를 수상했다. 핵심은 상·하부 소자를 직접 수직 연결하는 세계 최초의 RBC(RX Bounded Contact) 기술과 상·하 각 3단 triple-stacked nanosheet 채널이다. 이론상 동일 면적 집적도 2배·전력 효율 2배·성능 100% 향상이 기대되지만, 소자 데모 단계이며 로직 회로 구현과 양산 검증은 아직 남았다는 점을 구분해서 봐야 한다.

왜 이 논문으로 시리즈를 여는가

"반도체 주요 학회 논문 심층 분석" 시리즈의 첫 회차로 이 논문을 고른 이유는 세 가지다. 첫째, 기술적 전환점이다. 메모리에서만 통하던 수직 적층을 로직에 처음 구현한 세계 최초 데모로, 평면 스케일링의 물리적 한계를 수직으로 돌파하는 구조적 변곡점이다. 둘째, 분석할 디테일이 공개되어 있다. gate pitch 수치, 나노시트 단수, 상호연결 구조, 심사 점수까지 구체 스펙이 삼성전자 뉴스룸 공식 발표로 나와 있어 추측이 아닌 근거 기반 분석이 가능하다. 셋째, 독자와의 접점이다. 3D 적층의 열·전력·PDK 모델링 이슈는 STA/signoff 엔지니어의 일상과 직결되고, 파운드리 경쟁 구도라는 MBA적 관점도 풍부하다.

Background: 평면 스케일링이 멈춘 자리

반도체 미세화의 역사는 트랜지스터 구조의 진화사다. Planar FET에서 FinFET으로, 다시 Gate-All-Around(GAA)로 — 채널을 게이트가 감싸는 면적을 늘려 누설 전류를 잡는 방향이었다. 삼성전자는 GAA(MBCFET)를 3nm 양산에 세계 최초로 적용한 전력이 있다.

하지만 평면에서의 간격 축소는 물리적 벽에 부딪혔다. 트랜지스터 간격을 줄이면 소자 사이를 가르는 절연체도 얇아지고, 일정 두께 이하에서는 절연이 무너져 전류가 새고 소자가 오동작한다. 수평 방향 집적도 향상에는 사실상 천장이 생긴 것이다.

해법의 힌트는 메모리에 있었다. 플래시에서는 V-NAND가, DRAM에서는 HBM이 이미 "옆으로가 아닌 위로 쌓는" 방식으로 집적도 한계를 돌파했다. 로직에서도 같은 아이디어는 오래전부터 있었다. n-type과 p-type 트랜지스터를 위아래로 쌓는 CFET(Complementary FET) 개념이 그것이다. 개념은 단순하지만, 상·하부 소자 간 전력 전달, 제조 균일성, 전기적 간섭이라는 세 가지 난제 때문에 실증이 어려웠다. 이번 논문은 그 난제를 하나씩 풀어낸 첫 번째 완성형 데모다.

논문이 실제로 보여준 것

1. 소자 구조: 위아래로 쌓은 n/p, 각 3단 나노시트

논문 "First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications"이 구현한 구조의 핵심은 두 가지다. 첫째, 기존에 평면상에 나란히 배치하던 n-type과 p-type 트랜지스터를 수직으로 적층했다. 둘째, 전류가 흐르는 통로인 나노시트 채널을 상·하부 각 3단(triple-stacked)으로 쌓아, 극도로 compact한 구조에서도 충분한 구동 전류를 확보했다. 상·하부 각 3단은 이 분야의 세계 최고 수준이다.

2. Gate pitch 42nm: 업계 기록 경신

인접 게이트 중심 간 거리인 gate pitch를 기존 업계 기록 48nm에서 42nm로 줄였다. 이 수치 자체가 "이 종류의 소자로는 세계 최소"라는 점이 Best Paper 선정의 직접적 근거 중 하나다. (참고로 삼성전자는 IEDM 2023에서 45nm CPP의 3DSFET 데모를 먼저 발표한 바 있어, 이번 42nm는 그 후속 정점이다.)

3. RBC: 세계 최초의 직접 수직 상호연결

기술적으로 가장 어려운 부분은 상·하부 소자를 전기적으로 연결하는 방법이었다. 기존 접근은 트랜지스터 측면을 이용해 'ㄷ'자 형태로 우회 연결하는 방식이었다. 삼성전자가 이번에 도입한 RBC(RX Bounded Contact)는 소자를 수직으로 곧장 뚫어 연결하는 I자형 직접 연결이다. 우회 방식보다 3배 이상 깊은 구멍을 식각한 뒤 금속으로 채워야 해서 종횡비(aspect ratio)가 급격히 커지는 고난도 공정이다. 연구팀은 수차례 공정 변경 끝에 구현에 성공했다. 면적 축소 효과가 크기 때문에, 이 공정의 성패가 전체 구조의 실용성을 좌우한다.

4. 간섭 차단: 중간 절연층

위아래로 바짝 붙은 두 트랜지스터는 서로 전기적으로 간섭해 소자가 동작하지 않을 수 있다. 연구팀은 상·하부 사이에 절연층을 넣어 이 문제를 차단하는 데 성공했다. 수직 구조의 강점은 여기서 드러난다. 수평 구조에서는 절연체 두께가 면적을 잡아먹지만, 수직 구조에서는 절연체 두께가 수직 방향으로 정의되므로 수평 면적과 무관하게 집적도를 올릴 수 있다.

5. 수상 내역과 평가

이 논문은 1,000여 편이 제출된 2026 VLSI Symposium에서 최고 평가를 받아 Best Paper로 선정됐고, 심사 점수 8.29/10을 기록했다. 2026 VLSI Technical Highlight에도 뽑혔고 학회 공식 press kit에 실렸다. 연구를 이끈 권욱현 마스터는 "V-NAND와 HBM으로 이어진 수직 적층의 흐름이 로직 개발까지 이어진 것"이라고 개발 배경을 설명했고, 정영채 기술리더는 수평 절연의 물리적 한계를, 황동훈 수석연구원은 이론상 집적도 2배·전력 효율 2배·성능 100% 향상 기대를 밝혔다.

* 근거 한계에 대한 각주: 본 글의 수치와 구조 설명은 삼성전자 뉴스룸 공식 발표(2026-06-17)와 학회 공개 자료에 근거한다. 논문 전문은 IEEE proceedings 유료 구간에 있어, 본문에 인용된 "이론상 2배/100%" 수치는 연구팀의 기대치이지 실측된 회로 레벨 결과가 아니다. 아래 분석에서는 공개된 사실과 엔지니어링적 추론을 구분해 서술한다.

엔지니어 관점 심층 분석

면적 2배의 진짜 의미: DTCO 관점에서 읽기

"같은 면적에 트랜지스터 2배"를 단순히 density 숫자로만 읽으면 반만 이해한 것이다. DTCO(Design-Technology Co-Optimization) 관점에서 이 구조의 파급은 standard cell부터 시작된다. CMOS 로직의 기본 단위인 inverter/NAND 셀은 n/p 쌍으로 구성되는데, 두 소자가 수직으로 겹쳐지면 셀의 footprint가 절반 가까이로 줄어든다. SRAM bitcell도 마찬가지다. reticle 한계에 걸린 AI 가속기 다이에서는 같은 마스크 면적에 2배의 연산 유닛을 넣거나, 같은 트랜지스터 수를 절반 면적에 넣어 원가를 낮추는 선택지가 생긴다. 다만 gate pitch는 density를 결정하는 여러 pitch(CPP, metal pitch) 중 하나일 뿐이므로, "42nm = 몇 나노 공정"이라는 식의 직접 환산은 성급하다. 노드 이름은 마케팅 라벨이고, 실제 PPA는 pitch들의 조합과 배선 계층에서 갈린다.

RBC가 어려운 진짜 이유: MOL과 수율

RBC의 난도는 식각 깊이만의 문제가 아니다. Middle-of-Line(MOL) 영역에서 3배 깊이의 고종횡비 콘택을 균일하게 뚫고 void 없이 금속을 채우는 것은 defect 밀도와 직결된다. 콘택 하나가 불량이면 그 위아래 소자 쌍이 통째로 죽는다. 즉, 이 구조의 수율은 RBC의 수율에 의해 지배될 가능성이 크다. 삼성전자가 "수차례 공정 변경"을 언급한 대목이 이를 방증한다. 양산 관점의 관전 포인트는 소자 특성이 아니라 RBC 체인의 defect learning curve다.

간과되기 쉬운 난제 1: 열

같은 footprint에 발열원이 2층이 되면 단위 면적당 power density는 2배가 된다. 위층 소자의 열은 아래층을 통과해야 빠져나가므로 self-heating과 thermal coupling이 동시에 심해진다. 이는 단순한 패키징 문제가 아니라 소자 신뢰성(열화에 의한 Vth shift)과 직결된다. 3D 적층 로직의 상용화 로드맵에서 열은 RBC만큼이나 큰 관문이다. 열-aware design과 3D 열 시뮬레이션이 EDA 워크플로우의 필수 요소가 되는 이유다.

간과되기 쉬운 난제 2: 전력 전달망(PDN)

2층 소자에 전력을 안정적으로 공급하려면 PDN도 3차원으로 재설계되어야 한다. 전면(frontside) 배선만으로는 IR drop과 electromigration 마진이 빠듯해진다. 업계가 추진 중인 backside power delivery(BSPDN)와의 결합이 자연스러운 수순이다. BSPDN이 먼저 성숙해야 3D stacked FET의 전력 효율 2배라는 이론치가 현실에 가까워진다.

STA/signoff 엔지니어 관점: PDK가 어려워진다

이 구조가 파운드리 PDK에 들어오는 날, signoff 엔지니어의 일은 복잡해진다. 첫째, 수직 적층 소자의 compact model이 필요하다. 기존 BSIM 계열 모델에 상·하층 간 coupling, self-heating을 반영해야 하고, STA-SPICE 정합성 검증(validation)의 경우의 수가 늘어난다. 둘째, thermal-aware STA가 선택이 아닌 필수가 된다. 온도 분포에 따라 delay가 달라지므로, worst-case corner 정의 자체를 다시 해야 할 수 있다. 셋째, 3D parasitic extraction — 수직 방향 기생 성분이 기존 2D 추출 가정을 깨뜨린다. EDA 툴 입장에서는 부담이지만, 동시에 고도화된 PDK일수록 EDA의 가치가 올라가는 구조이기도 하다. PDK가 어려워질수록 고객의 EDA 의존도는 깊어진다.

한계: 아직은 소자 데모다

냉정하게 볼 대목이다. 이번 성과는 개별 소자(또는 소자 어레이) 수준의 데모다. 링 오실레이터나 SRAM 매크로 같은 회로 레벨 실증, 수율 데이터, 장기 신뢰성 데이터는 공개되지 않았다. 삼성전자 측도 "로직 회로 구현과 공정 안정화 등 추가 검증"이 남았다고 밝혔다. 이론상 2배·100%라는 수치는 면적 스케일링의 기하학에서 나온 기대치이지, 배선 지연과 열을 포함한 시스템 레벨 실측이 아니다. 상용화 시점은 공식 발표가 없으며, 업계의 CFET급 로드맵을 감안하면 2030년대에나 가시권이라는 것이 합리적 추정이다.

Chase's Take: VLSI 엔지니어 + MBA의 해석

파운드리 게임에서 "첫 번째"의 가치와 한계

삼성이 GAA 3nm 양산을 세계 최초로 했을 때를 복기해보자. 기술적 first-mover였지만, 파운드리 시장 점유율로 직결되지는 않았다. 파운드리는 기술 경주인 동시에 신뢰와 스케일의 비즈니스다. 고객(Qualcomm, NVIDIA 같은 팹리스)이 공정을 선택하는 기준은 "누가 먼저 데모했나"가 아니라 "수율이 안정적인 PDK를 제때 받을 수 있나"다. 이번 3D stacked FET 데모도 같은 렌즈로 봐야 한다. 기술 리더십 시그널로서의 가치는 분명하다 — 특히 TSMC와의 첨단 로드맵 경쟁에서 "우리도 CFET급 기술을 갖고 있다"는 메시지다. 하지만 수주로 연결되려면 PDK 성숙도와 양산 타임라인이 뒤따라야 한다.

Cost per transistor의 부활

MBA 관점에서 가장 흥미로운 숫자는 2배가 아니라 cost per transistor다. 지난 10년간 첨단 노드에서는 면적 축소폭이 둔화되면서 트랜지스터당 원가 하락이 정체됐다. 3D 적층이 같은 웨이퍼 면적에 2배의 소자를 넣을 수 있다면, 웨이퍼 원가가 일정하다는 가정 하에 트랜지스터당 원가는 다시 하락 곡선을 탄다. AI 가속기처럼 reticle-limited 다이에서는 이것이 곧바로 제품 경쟁력이다. "더 작은 면적에, 더 낮은 전력으로, 더 많은 연산" — 황동훈 수석연구원의 표현은 정확히 이 경제학을 가리킨다.

EDA에게는 호재다

소자가 복잡해질수록 EDA의 pricing power는 올라간다. 3D 소자 모델링, 열-전기 co-simulation, 3D PDN 분석 — 전부 새로운 라이선스 카테고리이거나 기존 툴의 고부가 옵션이다. Synopsys, Cadence 같은 EDA 업체 입장에서는 CFET 시대가 "팔 수 있는 문제가 늘어나는" 시대다. 파운드리-EDA-팹리스 삼각 구도에서, PDK가 어려워질수록 EDA의 협상력은 강해진다.

메모리와 로직의 수렴

권욱현 마스터의 코멘트(V-NAND → HBM → 로직)가 시사하는 큰 그림이 있다. 수직 적층이라는 제조 문법이 메모리에서 로직으로 넘어오고 있다는 것이다. 다음 수순은 로직과 메모리의 3D 통합 — 이미 HBM과 로직 다이를 쌓는 방향으로 가고 있다. 3D stacked FET는 그 긴 수렴의 한가운데에 있는 기술이다.

Implications: 그래서 무엇이 달라지나

• 회로·PD 엔지니어: 3D 적층 시대의 설계는 열과 전력을 모르고 할 수 없다. thermal-aware STA, 3D PDN 설계 감각을 지금부터 키워둘 가치가 있다. PDK validation(STA-SPICE 정합) 업무의 복잡도가 올라갈 것에 대비하자.
• 파운드리 고객(팹리스): 당장 PDK에 반영될 기술은 아니지만, 2030년대 로드맵을 그릴 때 CFET급 옵션을 염두에 둘 시점이다. 삼성 vs TSMC의 CFET 구현 방식 차이(RBC 같은 상호연결 구조)가 향후 PDK 선택의 변수가 될 수 있다.
• 산업 전체: 평면 스케일링의 대안이 "수직"으로 수렴하고 있다. 장비 관점에서는 고종횡비 식각·증착의 중요성이 더 커지고, 이는 식각 장비 업체들의 중장기 수요와 연결된다.

FAQ

3D Stacked FET과 CFET은 같은 것인가?

같은 계열이다. CFET(Complementary FET)은 n/p 트랜지스터를 수직 적층한다는 개념의 총칭이고, 삼성전자의 3D Stacked FET(3DSFET)은 그 개념의 삼성식 구현이다. 구현 방식(순차 적층 vs 모놀리식 적층, 상호연결 구조 등)은 회사마다 다르며, 삼성의 차별점은 RBC 직접 수직 연결과 42nm gate pitch 구현에 있다.

Gate pitch 42nm는 몇 나노 공정인가?

직접 대응되지 않는다. Gate pitch는 집적도를 결정하는 여러 pitch 중 하나일 뿐이고, 노드 이름("2nm" 등)은 마케팅 라벨에 가깝다. 중요한 것은 pitch들의 조합이 만들어내는 실제 셀 면적과 PPA다. 42nm라는 수치의 의미는 "이 종류의 적층 소자로는 세계에서 가장 작게 만들었다"는 데 있다.

언제 양산 제품에서 볼 수 있나?

공식 발표된 타임라인은 없다. 현재는 소자 데모 단계로, 로직 회로 구현·수율 안정화·신뢰성 검증이 남았다. 업계의 CFET급 기술 로드맵을 감안하면 2030년대에 가시권이라는 것이 합리적인 추정이며, 그전까지는 추가 논문과 점진적 스펙 공개를 지켜보는 것이 순서다.

왜 이 논문이 Best Paper를 받았나?

VLSI Symposium 심사에서 novelty(세계 최초 로직 3D 적층 실증), technical depth(RBC·3단 나노시트·42nm의 완성도), impact(평면 스케일링 한계 돌파라는 파급력)를 모두 충족했기 때문이다. 1,000여 편 중 최고 평가(8.29/10)와 Technical Highlight 선정, 공식 press kit 수록은 학회 차원의 검증이다.

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출처

• 논문: "First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications" — 2026 Symposium on VLSI Technology and Circuits (2026년 6월 14~16일, Honolulu, Hawaii), 삼성전자 반도체연구소 Logic TD팀
• 수상: Best Paper (1,000여 편 중 최고 평가, 심사 점수 8.29/10), 2026 VLSI Technical Highlight, 학회 공식 press kit 수록
• 삼성전자 뉴스룸 공식 발표 (2026-06-17) 및 국내외 언론 보도
• 선행 연구: 삼성전자 3DSFET 45nm CPP 데모 (IEDM 2023)