ADC의 비트 수를 올리기 전에, 입력 전압이 정착했는가

느리게 변하는 센서를 읽더라도 ADC 입력은 빠른 과도응답을 요구할 수 있다. 입력 스위치가 닫히는 순간 샘플링 커패시터의 전압을 다시 맞춰야 하기 때문이다. 필요한 비트 수를 먼저 정하고 증폭기의 MHz를 비교하는 순서만으로는 충분하지 않다. 샘플을 붙잡는 시점까지 남은 오차가 얼마인지가 이 글의 판단 기준이다. 보드 설계자는 입력 필터와 드라이버를 고르고, 펌웨어 담당자는 획득 시간과 채널 순서를 결정해야 한다. 두 결정은 같은 파형을 보고 내려야 한다.

VLSI Korea view: 정밀 변환기의 설계 단위는 ADC 단품이 아니라, 입력 전압이 허용 오차 안에 들어오는 순간까지의 신호 경로다.

느린 센서에도 빠른 입력 회로가 필요한 이유

SAR는 successive approximation register, 즉 축차 비교 방식이다. 여기서 다루는 샘플링 SAR ADC는 입력을 획득하는 구간과, 붙잡은 전압을 디지털 코드로 바꾸는 구간을 구분한다. Microchip은 획득 시간을 정할 때 신호원의 출력 임피던스, 내부 스위치, 유지 커패시터를 함께 보라고 설명한다. 변환 시간 자체에는 획득 시간이 포함되지 않는다는 점도 명시한다. 특정 제품의 겹쳐 동작하는 구간이나 추가 준비 시간은 해당 데이터시트로 확인해야 한다. Microchip 획득 시간 안내

따라서 센서의 변화가 느리다는 사실과 입력 드라이버의 과도응답이 느려도 된다는 판단은 별개다. 이전 샘플의 전하, 내부 변환 과정이 남긴 전하, 다음 채널의 전압이 다르면 연결 순간에 오차가 생긴다. 입력 핀의 파형이 잠깐 평평해 보여도 내부 유지 커패시터가 같은 전압에 도달했는지는 별도 문제다. 측정 지점을 먼저 정해야 관측과 모델을 비교할 수 있다.

아날로그 설계 자동화도 이 구분의 중요성을 다시 드러낸다. 2026-10-07 제출된 ATLAS 프리프린트는 여러 성능 조건을 동시에 만족하는 트랜지스터 크기 탐색을 다룬다. 이 글은 초록과 제출 이력만 확인했으며, ADC 실측이나 양산 검증 결과로 인용하지 않는다. 최근의 자동화 연구가 설계 후보를 찾는 방법을 확장하더라도, 후보를 판정하는 시스템의 시간 조건까지 대신 정해 주지는 않는다는 것이 편집 관점이다. ATLAS 초록·이력

한 비트를 더 요구하면, 기다리는 시간도 달라진다

가장 단순한 출발점은 단일 시정수 모델이다. 초기 전압 차이를 ΔV, 시정수를 τ, 기다린 시간을 t라고 하면 잔여 오차의 크기는 |e(t)| = |ΔV| exp(−t/τ)다. 입력 전체 범위를 VFS, 분해능을 N비트라 할 때 이상적인 코드 간격은 VFS/2^N이다. 정착 오차 허용치를 ε로 따로 정하면, 필요한 시간은 t ≥ τ ln(|ΔV|/ε)가 된다. 이미 초기 오차가 허용치보다 작다면 이 식의 음수 결과를 대기 시간으로 사용하지 않는다. Microchip AN4225의 RC 접근과 같은 형태지만, 아래 수치는 제품 사양이 아닌 명시적 가정에 따른 자체 계산이다. AN4225, 획득 시간

예를 들어 입력 범위 4.096 V, 목표 16비트, τ = 30 ns를 가정하자. 코드 간격은 62.5 µV이고, 정착에 0.5 LSB를 배정하면 허용치는 31.25 µV다. 전체 범위만큼 전압이 바뀐 뒤 300 ns를 기다리면 잔여 오차는 약 185.96 µV, 즉 2.975 LSB다. 코드가 정상적으로 출력된다는 사실은 이 오차가 사라졌다는 뜻이 아니다. 같은 모델에서 필요한 대기는 약 353.5 ns다.

이 계산으로 당장 할 수 있는 결정은 분명하다. 같은 신호 경로를 유지한다면 획득 시간을 늘려야 하고, 같은 시간 창을 유지한다면 전압 변화나 유효 시정수를 줄여야 한다. 단, 분해능을 낮춰 통과시켰다면 측정 요구사항도 함께 바뀐 것이다. 데이터시트의 비트 수와 실제 요구 정확도를 혼용하면 계산은 맞아도 시스템 판단은 틀릴 수 있다.

채널을 바꾸는 순간, 필터의 역할이 충돌한다

단일 채널에서는 연속한 샘플 사이의 변화가 작을 수 있다. 반면 다중화 회로는 서로 다른 센서의 전압을 번갈아 연결한다. 같은 모델에서 초기 차이가 0.064 V라면, 300 ns 뒤 오차는 약 2.906 µV다. 앞의 전체 범위 전환보다 훨씬 작다. 따라서 한 채널을 반복 측정한 결과만으로 모든 채널 순서의 정확도를 보증할 수 없다. 신호가 최대 범위에 도달하는 조합과 방향을 포함해 확인해야 한다.

외부 커패시터는 스위칭 순간 필요한 전하의 일부를 공급하고, 입력 필터는 광대역 잡음을 줄일 수 있다. 그러나 커패시터와 저항을 크게 하면 복원에 더 오래 걸릴 수 있다. ADI의 전단 설계 문서는 이 잡음·정착·안정성 사이의 절충을 설명한다. 증폭기의 작은 신호 대역폭은 큰 전압 변화에서의 정착이나 용량성 부하 안정성을 대신 보증하지 않는다. ADI 전단 증폭기·RC 설계

부품값을 바꾸는 실험에서도 원인을 분리해야 한다. 저항만 바꿨는지, 커패시터까지 함께 바꿨는지에 따라 결과의 의미가 다르다. 채널 순서를 바꿔 증상이 줄어든다면 이전 채널의 기억 효과를 의심할 수 있지만, 그것만으로 원인을 확정하지는 못한다. 신호원 임피던스와 스위치 전하, 증폭기의 회복이 함께 달라질 수 있기 때문이다. 계산은 후보를 줄이는 도구이고, 회로별 파형과 코드가 그 후보를 판별하는 근거다.

반 LSB는 전체 오차를 지워 주는 숫자가 아니다

정착 오차에 0.5 LSB를 배정하는 관행을 전체 정확도의 보증으로 읽으면 안 된다. 기준전압 오차, 이득·오프셋, 비선형성, 잡음과 정착 잔여는 서로 다른 성질을 갖는다. 최악값을 더할 항목과 통계적으로 결합할 수 있는 항목을 구분하려면 부호, 상관관계, 분포에 대한 근거가 필요하다. 모든 오차를 무조건 제곱합의 제곱근으로 묶으면 채널 전환에 연동되는 체계적 오차를 숨길 수 있다.

VLSI Korea view: 정착 오차의 허용치는 ADC 비트 수에서 자동으로 주어지는 값이 아니다. 시스템이 남겨 둔 오차 예산에서 배정해야 한다.

앞의 예에서 정착 몫을 0.25 LSB로 줄이면 허용치는 15.625 µV가 되고, 필요한 시간은 약 374.3 ns로 늘어난다. 나머지 오차가 반드시 남은 예산에 들어온다는 뜻은 아니다. 먼저 측정 목적에 맞는 총 오차 정의를 세운 뒤 각 항목을 배정해야 한다. 절대 전압 정확도, 반복성, 신호 대 잡음비가 같은 요구사항은 아니라는 점도 명세서에 남겨야 한다.

또한 단일 시정수 근사는 입력 회로 전체의 보증 모델이 아니다. TI SBAA173A는 외부 RC와 내부 샘플링 스위치·커패시터를 함께 놓고 이차 응답을 분석한다. 그 분석조차 증폭기를 이상적인 전압원으로 두는 가정에서 시작한다. 따라서 도표의 τ를 외부 저항과 커패시터의 곱으로 대입한 뒤 모든 회로에 적용해서는 안 된다. 내부 노드가 더 느리거나 증폭기가 링잉한다면 관측 파형과 모델을 다시 맞춰야 한다. TI SBAA173A, 입력 등가회로와 가정

ADC 아키텍처가 시간을 돌려줄 때도 조건이 있다

시스템 수준의 해법은 더 빠른 증폭기 구매만이 아니다. ADC가 입력을 다시 연결하는 시점이나 내부 전하를 다루는 방식이 달라지면 외부 회로에 주어진 부담도 바뀐다. ADI는 AD4000/AD4003 제품군에서 긴 획득 구간과 high-Z 모드를 설명하며, high-Z가 비선형 전하 교란을 줄이는 방식이라고 밝힌다. 같은 문서는 입력 다중화 때 high-Z를 끄라고 명시한다. 느린 단일 입력에 유리한 기능을 채널 스캔에도 그대로 켤 수 있다는 뜻은 아니다. 이는 제조사 설명이며, 본 기고의 독립 실측 결과가 아니다. ADI 아키텍처 설명

다중화 예제인 CN0385에서는 변환이 시작된 직후 다음 채널로 전환해 정착 시간을 확보하는 접근을 보여 준다. 다만 다음 채널이 외부 노드에 도달하는 과정과 내부 샘플링 커패시터가 다시 연결된 뒤의 회복은 구별해야 한다. 전환 시점을 옮겼다고 모든 정착이 변환 시간 뒤에 숨겨지는 것은 아니다. 해당 회로의 타이밍과 모드를 그대로 따라야 재현 가능한 비교가 된다. ADI CN0385, 다중화 입력의 정착

이 구분은 공급업체 자료를 비교하는 데도 유용하다. Microchip의 MCU 입력 안내는 신호원과 획득 설정을 이해하는 출발점이고, TI의 등가회로 분석은 단순 모델의 적용 범위를 보여 준다. ADI의 전단 문서와 회로 예제는 외부 구동과 내부 동작을 연결한다. 세 회사의 문서를 같은 벤치마크 결과처럼 합산하는 대신, 서로 다른 설계 질문에 답하는 근거로 읽어야 한다. 사진의 OPA627 역시 역사적인 연산증폭기 실물 맥락이며, 이 사례에 적합한 드라이버라는 주장을 담지 않는다.

한국의 계측·테스트 보드에서 먼저 바꿀 검증 항목

국내 반도체 테스트 보드나 산업용 센서 모듈을 설계하는 팀이 먼저 얻을 이익은 부품 순위를 바꾸는 데서 나오지 않는다. 획득 설정과 채널 순서를 회로 검증 항목에 넣으면 아날로그와 펌웨어 팀 사이에서 재현 조건이 사라지는 일을 줄일 수 있다. 이는 적용 제안이며, 특정 국내 기업이 이 문제를 겪었거나 이미 비용을 절감했다는 관측은 아니다. 드라이버를 강화하면 전력·면적·열 부담이 늘 수 있고, 대기를 늘리면 처리율과 지연이 바뀐다. 변경 비용은 보드와 동작 모드 단위로 비교해야 한다.

실무에서는 먼저 입력 범위 끝값에 가까운 채널을 번갈아 선택하고, 획득 시간을 바꾸면서 코드가 어느 방향으로 얼마나 이동하는지 본다. 그다음 고정 채널 결과와 비교해 전환 의존성을 분리한다. 전원·온도·이득·입력 범위는 기록하고, 측정 프로브가 회로에 더하는 부하도 확인한다. 내부 노드를 직접 볼 수 없다면 외부 파형만으로 통과를 선언하지 말고, 코드 변화와 모델의 예측이 함께 맞는지를 확인해야 한다.

반증 조건도 있다. 충분한 획득 시간을 늘려도 오차가 같은 크기로 남고 이전 채널과 무관하다면, 정착이 주원인이라는 가설은 약해진다. 기준전압, 누설, 보정, 접지와 계측 오차를 다시 검토해야 한다. 반대로 기다릴수록 오차가 줄더라도 단일 지수로 맞지 않으면 모델을 확대해야 한다. 맞는 설명을 고르는 일은 좋은 그래프를 얻는 일보다 먼저다.

향후 6–12개월의 관찰 대상은 ADC의 명목 비트 수보다 입력 구동 완화 기능의 조건별 자료다. 다음 재검토 시점은 2027-04-09로 잡는다. 다중화 모드의 제한, 획득 타이밍, 실제 부하를 포함한 모델과 재현 가능한 파형이 새로 공개되는지 본다. 자동 회로 설계 연구도 이 조건을 목적함수와 검증 항목에 포함하는지 살필 수 있다. 오늘의 결론은 오래된 회로 원리의 반복 암기가 아니다. 비트 수를 늘리기 전에, 시스템이 전압을 제대로 붙잡았다는 증거부터 확보해야 한다.

Sources

• Microchip: ADC Acquisition Time: 2023-11-09 수정 표기. 획득·변환 시간의 구분.
• Microchip AN4225 / DS00004225A: 2021, RC 근사와 입력 버퍼의 한계.
• TI SBAA173A: 2010-11 개정, 입력 등가회로와 이상적 증폭기 가정.
• ADI: Front-End Amplifier and RC Filter Design: 전단 필터·구동 조건의 기술 배경.
• ADI: Next-Generation SAR ADC: AD4000/AD4003 기능과 모드 제약. 과거 기술 자료이며 신규 발표가 아니다.
• ADI CN0385: 다중화 예제의 전환 시점과 정착 설명.
• ATLAS, arXiv:2610.10985v1: 2026-10-07 제출 프리프린트. 초록·이력만 확인, 채택이나 실리콘 검증을 단정하지 않음.

Disclosure

VLSI Korea는 공개 기술 문서와 프리프린트 메타데이터를 바탕으로 이 설명형 기고를 작성했다. AI를 조사·집필·번역에 사용했다. 계산과 도식은 명시한 가정에 따른 자체 작성이며 실측·SPICE 검증·제품 추천이 아니다. 제조사 설명과 편집 해석을 구분했다. 사진은 ZeptoBars의 재사용 허가와 출처 표시 조건에 따라 사용한다.