USB·PCIe IP 비즈니스 완전 해부: 표준에서 실리콘·소프트웨어·로열티까지

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한 줄 결론: USB·PCIe 같은 표준은 비영리 협회가 만들지만, 반도체 IP 회사가 파는 것은 그 문서가 아니다. 수천 페이지의 규격을 검증 가능한 controller RTL, 공정별 PHY, verification IP, firmware·driver, silicon-proven 이력으로 바꾸고 고객의 tape-out 위험을 대신 떠안는 것이 이 사업의 본질이다.

“USB나 PCIe는 표준이 공개돼 있는데 왜 칩 회사는 IP를 또 사는가?” 이 질문은 반도체 IP 산업을 이해하는 가장 좋은 출발점이다. 표준 문서를 다운로드하는 것과 2nm SoC에서 128GT/s link를 안정적으로 양산하는 것 사이에는 거대한 간극이 있다. 프로토콜 상태기계, mixed-signal SerDes, PVT corner, package channel, verification coverage, BIOS·OS driver, compliance test, 현장 장애 대응이 그 간극을 채운다.

먼저 오해 하나를 바로잡아야 한다. 대부분의 merchant IP 회사는 반도체를 만들어 납품하지 않는다. 고객이 자기 SoC에 넣을 수 있는 설계 파일과 모델, 검증 환경, 소프트웨어, 기술 지원을 라이선스한다. 실제 웨이퍼는 TSMC·삼성전자·Intel Foundry·GlobalFoundries 같은 파운드리가 만들고, 완성된 칩은 IP를 산 팹리스·IDM·시스템 회사의 제품이다. 다만 최근에는 Qualcomm이 Alphawave Semi를 인수하고, Rambus가 메모리 인터페이스 칩도 판매하는 것처럼 IP·chiplet·custom silicon·제품 칩의 경계가 흐려지고 있다.

이 글에서 먼저 잡고 갈 숫자

• 2024년 제3자 설계 IP 시장: 조사 정의에 따라 약 79억~85억달러
• PwC 기준 interface IP 비중: 28.3%, 2024~2030년 예상 CAGR 13.7%로 네 분류 중 가장 빠름
• IPnest 기준 2024년 상위 4개사 Arm·Synopsys·Cadence·Alphawave 합산 점유율: 약 75%
• PwC가 추정한 최첨단 프로젝트의 IP license·royalty 비중: 전체 개발비의 25~35%
• PCI-SIG·USB-IF 연회비: 각각 공개 기준 연 5,000달러. 그러나 이것은 구현 IP 가격이 아니라 표준 생태계 참가비다.

1. ‘IP’라는 단어부터 분해해야 한다

반도체 업계에서 IP는 서로 다른 다섯 가지를 한 단어로 부르기 때문에 혼란이 생긴다.

표준을 사용할 권리와 특정 회사가 만든 구현물을 사용할 권리는 별개다. USB 2.0 Adopters Agreement는 compliant product에 필요한 범위에서 상호·royalty-free 특허 라이선스 구조를 제공한다. 반면 USB4 규격 페이지는 문서 열람만으로 특허권이 자동 부여되지 않으며 추가 권리는 Adopters Agreement가 필요하다고 명시한다. PCI-SIG도 비회원에게 제공되는 일부 문서 라이선스는 “읽고 연구할 권리”일 뿐 구현 특허 라이선스가 아니라고 구분한다. 즉 규격이 royalty-free라고 해서 Synopsys나 Cadence가 만든 RTL·PHY가 무료라는 뜻은 전혀 아니다.

또 하나의 구분은 ‘회사 내부 IP’와 ‘merchant IP’다. Apple, NVIDIA, Broadcom, Qualcomm, Samsung, SK hynix도 막대한 내부 IP를 보유한다. 그러나 시장조사에서 말하는 79억~85억달러는 주로 제3자에게 판매된 설계 IP 매출이다. 내부에서 재사용된 block과 특허 포트폴리오 가치는 대부분 잡히지 않는다. 따라서 이 숫자는 산업의 영향력보다 작아 보인다.

2. 표준단체는 무엇을 하고, IP 회사는 무엇을 하는가

USB-IF와 PCI-SIG는 제품을 설계해 파는 회사가 아니다. 회원사가 모여 규격을 제안하고, 기술 working group에서 합의를 만들고, 지식재산권 정책과 상표를 관리하며, compliance·interoperability 프로그램을 운영하는 산업 협회다. 2026년 기준 USB-IF는 1,000개가 넘는 회원사를, PCI-SIG는 900개가 넘는 회원사를 공개하고 있다. 두 단체의 연회비는 각각 5,000달러로 안내돼 있다.

이 구조에서 선도 IP 공급사는 단순한 ‘규격 추종자’가 아니다. working group에 일찍 들어가 draft를 보고, 구현 가능성과 testability를 피드백하고, 때로는 기술 contribution을 낸다. 최종 규격이 공개된 뒤 개발을 시작하면 고객의 architecture window를 놓치기 때문이다. 그래서 표준 참여 이력은 기술 마케팅 문구이면서 실제 time-to-market 자산이다.

다만 표준단체가 한 결정은 최소 공통 계약이다. 같은 PCIe 6.x controller라도 root complex, endpoint, switch, dual-mode, lane 수, data path 폭, embedded DMA, SR-IOV, ATS·PASID, IDE·TDISP 보안, RAS 요구에 따라 제품이 달라진다. PHY는 더 심하다. 데이터레이트가 같아도 채널 길이, package loss, reference clock, jitter budget, voltage, lane 배치, 공정과 metal stack이 다르면 회로와 sign-off가 달라진다.

3. USB IP를 열어보면 ‘한 블록’이 아니라 작은 생태계가 나온다

USB라는 이름 아래에는 USB 2.0, USB 3.2, USB4, Type-C cable·connector, Power Delivery, device class, xHCI 같은 서로 다른 규격이 겹쳐 있다. 2026년 USB-IF 문서 라이브러리만 봐도 USB4 v2.0, Type-C Release 2.5, USB PD 3.2와 각각의 compliance test specification이 별도로 움직인다. “USB 지원”이라는 한 줄은 구매 사양으로는 거의 의미가 없다.

USB4 v2.0은 최고 80Gbps 동작과 여러 data·display protocol의 동적 공유를 지원한다. 여기서 controller만 규격에 맞는다고 제품이 되는 것이 아니다. 케이블과 connector, retimer, signal integrity, power delivery, operating system의 connection manager가 함께 움직여야 한다. USB-IF compliance 프로그램도 전기적 규격, protocol, 상호운용성을 별도 test plan으로 본다.

결국 USB IP 공급사가 강하다는 말은 RTL gate count가 작다는 뜻만이 아니다. controller와 PHY가 미리 함께 검증됐는지, reference driver와 prototype이 있는지, compliance workshop에서 어떤 조합으로 통과했는지, 고객 bring-up 때 protocol analyzer trace를 해석할 application engineer가 있는지를 포함한다.

4. PCIe IP는 왜 세대가 올라갈수록 ‘아날로그+소프트웨어’ 사업이 되는가

PCIe는 transaction layer, data link layer, logical·electrical physical layer를 가진 계층형 protocol이다. controller IP는 packet, ordering, flow control, configuration space, error handling과 virtualization을 맡고, PHY는 실제 channel을 통과하는 고속 신호를 만든다. 두 블록 사이에는 PIPE 같은 표준 interface가 있지만, “표준 interface가 있으니 아무 controller와 아무 PHY를 붙여도 된다”는 뜻은 아니다. 성능·전력·reset·clock·error recovery corner를 함께 검증해야 한다.

PCIe 6.0부터 64GT/s PAM4, FLIT mode, FEC가 들어오면서 PHY와 protocol의 상호작용은 더 복잡해졌다. PCIe 7.0은 2025년 6월 128GT/s로 공개됐고, 2026년 5월에는 256GT/s를 목표로 하는 PCIe 8.0 draft 0.5가 회원에게 공개됐다. 규격은 약 3년 주기로 bandwidth를 두 배로 끌어올리지만, 고객은 이전 세대 호환, latency, power state, channel reach와 수율을 동시에 요구한다.

Synopsys가 PCIe 솔루션을 controller·silicon-proven PHY·IDE security·verification IP의 묶음으로 팔고, Cadence가 PHY와 package·signal integrity 지원, firmware까지 강조하는 이유가 여기에 있다. 고객이 사고 싶은 것은 “PCIe 기능”이 아니라 자기 공정과 package에서 spec·PPA·일정을 동시에 맞출 확률이다.

PCIe가 CXL의 물리 기반이 되면서 stack은 더 넓어졌다. PCIe configuration과 link 위에 CXL.io, CXL.cache, CXL.mem, coherency·memory semantics가 더해진다. BIOS/UEFI의 device enumeration, ACPI table, IOMMU, ATS·PASID, SR-IOV, operating-system driver와 hypervisor가 하드웨어 architecture의 일부가 된다. 그래서 고급 interface IP 영업은 PHY만 파는 영업이 아니라 system architecture consulting에 가까워진다.

5. 소프트웨어는 ‘부가물’이 아니라 IP의 일부다

과거에는 하드웨어가 완성된 뒤 driver team이 붙는다는 인식이 강했다. 그러나 modern interface에서는 firmware가 link의 생명주기를 관리한다. PHY calibration, equalization coefficient, lane repair, power-state transition, error telemetry, secure firmware update가 실리콘 동작을 결정한다.

고객이 실제로 요구하는 소프트웨어 자산은 대략 다음과 같다.

• 초기 bring-up용 bare-metal driver와 diagnostic
• Linux·Windows·RTOS driver 또는 reference layer
• UEFI/BIOS initialization과 ACPI 연동 예제
• PHY firmware image, build·signing·update 절차
• protocol analyzer와 register dump를 연결하는 debug utility
• FPGA prototype·virtual prototype에서 미리 돌릴 모델
• security boot, key provisioning, rollback·recovery 시나리오

소프트웨어가 약한 IP는 첫 silicon이 살아 있어도 고객 제품 일정을 지연시킨다. 반대로 검증된 driver와 prototype이 있으면 RTL freeze 전부터 OS와 application 개발을 시작할 수 있다. Synopsys가 HAPS용 IP prototyping kit에 reference driver, clock·reset·power integration logic, application example을 포함한다고 설명하는 이유다.

이 때문에 IP 회사의 조직에는 RTL·analog designer뿐 아니라 firmware engineer, driver engineer, validation engineer, FAE가 필요하다. 소프트웨어는 무료 서비스가 아니라 license win과 고객 retention을 좌우하는 비용 센터이자 해자다.

6. 고객은 실제로 무엇을 받는가: ‘RTL 파일 하나’의 환상

상용 IP delivery는 protocol과 제품에 따라 다르지만, production-grade package는 아래 묶음에 가깝다.

Soft IP라도 완전히 공정 독립적이지 않다. controller RTL은 합성 가능하지만 target frequency, clock architecture, power domain, DFT, floorplan congestion에 따라 configuration과 implementation이 달라진다. Hard IP는 훨씬 직접적으로 공정에 묶인다. 같은 “PCIe Gen6 x16 PHY”라도 TSMC N3E용 macro를 삼성 SF3나 Intel 18A에 그대로 옮길 수 없다.

7. 파운드리·공정 포팅이 IP 사업의 절반인 이유

PHY, PLL, ADC/DAC, SRAM compiler, GPIO 같은 physical IP는 transistor model, supply voltage, device option, metal stack, design rule, ESD 구조, package assumption에 의존한다. 공정 이름만 같아도 high-performance·low-power variant, metal option, automotive qualification에 따라 다른 release가 필요할 수 있다.

공정별 개발은 보통 PDK 접근 → architecture·circuit 설계 → layout → extraction → PVT simulation → physical verification → test-chip tape-out → lab characterization → customer silicon → volume-production feedback의 순환을 거친다. 여기서 ‘available’, ‘GDS complete’, ‘test-chip proven’, ‘customer silicon proven’, ‘volume production proven’은 전혀 다른 maturity다.

삼성 SAFE의 품질 프로그램이 basic sign-off와 physical review, test-chip의 typical·corner silicon characterization, mass-production record를 단계별로 구분하는 이유다. TSMC도 OIP IP Alliance를 silicon-verified, production-proven, foundry-specific catalog로 설명한다. Intel Foundry Accelerator 역시 process-specific, silicon-verified IP를 앞세운다. 파운드리의 좋은 공정만으로 고객이 오지 않는다. 그 공정에서 쓸 수 있는 IP가 고객의 architecture 시점에 준비돼 있어야 한다.

이 때문에 IP 공급사와 파운드리의 관계는 단순 vendor 등록보다 깊다.

• 어떤 node·variant에 어떤 IP를 언제 개발할지 공동 roadmap을 정한다.
• early PDK와 공정 변경 정보를 받아 IP를 선행 개발한다.
• test-chip wafer와 characterization 비용을 분담하거나 지원한다.
• foundry portal에 maturity tag와 qualification 상태를 올린다.
• 고객의 design win을 함께 찾고, 경우에 따라 foundry가 sublicense한다.

공정 포트폴리오가 넓다는 것은 logo가 많다는 뜻이 아니라 R&D 재고가 많다는 뜻이기도 하다. node마다 만든 hard IP가 충분한 design win을 얻지 못하면 개발비를 회수하지 못한다. 반대로 고객이 몰리는 node를 선점해 silicon proof를 먼저 쌓으면 후발 업체가 따라오기 어렵다.

8. 인증은 IP 회사가 대신 ‘끝내주는’ 것이 아니다

USB-IF와 PCI-SIG의 compliance·interoperability 프로그램은 생태계 신뢰를 만드는 핵심 장치다. USB-IF는 통과 제품에 Test ID를 부여하고 Integrators List와 logo 사용 권리를 연결한다. PCI-SIG는 electrical, configuration, link protocol, transaction protocol을 시험하며, 공식 compliant 표기를 위해 interoperability 점수와 필수 compliance test를 요구한다.

중요한 계약상 포인트는 IP가 compliance-tested였다는 사실과 고객의 최종 SoC·board·제품이 인증되는 것은 별개라는 점이다. 고객의 clock, reset, package, power, firmware 변경이 결과를 바꿀 수 있다. 따라서 RFP에서 “PCI-SIG compliant”라는 한 줄보다 아래를 물어야 한다.

• 어떤 spec revision·configuration·lane width로 통과했는가
• controller와 PHY가 같은 vendor 조합이었는가
• 어떤 process, test chip, package, channel에서 검증했는가
• third-party VIP와 protocol analyzer로 교차검증했는가
• 최종 고객의 workshop·authorized lab 대응을 누가 지원하는가
• 실패 시 log triage와 patch delivery SLA는 무엇인가

Compliance workshop은 단순 시험장이 아니라 시장 정보가 모이는 곳이다. 어떤 corner에서 여러 회사 제품이 함께 실패하는지, test equipment와 specification 해석이 어디서 어긋나는지, 다음 errata가 무엇이 될지 알 수 있다. 이 학습이 다음 IP release의 품질로 돌아간다.

9. 시장 규모: 칩 시장의 1%대가 왜 전략적으로 큰가

시장 숫자는 정의가 달라 하나만 쓰면 위험하다. IPnest는 2024년 design IP 시장을 약 84.9억달러로 추정했고, 전년보다 20.2% 성장했다고 집계했다. PwC는 2024년 네 분류 합계를 79억달러, 2030년 139억달러로 제시한다. foundation IP 포함 범위, royalty 인식 시점, 비상장사 추정 방식이 달라 범위가 생긴다. 따라서 2024년 merchant design IP 시장은 현실적으로 약 79억~85억달러로 보는 편이 안전하다.

같은 해 세계 반도체 판매액은 SIA 기준 6,276억달러였다. design IP 매출은 약 1.3%에 불과하다. 그러나 PwC는 2nm급 선도 프로젝트의 총 설계비를 약 7억달러, IP license·royalty 비중을 25~35%로 제시한다. 모든 칩에 적용할 숫자는 아니지만, 최첨단 프로젝트에서는 IP 선택이 수억달러 예산과 tape-out success를 좌우할 수 있다는 뜻이다.

PwC 수치를 단순 적용하면 2024년 interface IP는 약 22억달러다. 13.7% CAGR가 유지되면 2030년 약 48억달러가 된다. 이것은 USB만의 시장이 아니라 PCIe/CXL, Ethernet·SerDes, DDR/HBM, MIPI, UCIe 등 유선 interface를 포괄한 범주다. 공개 자료만으로 USB·PCIe만 정확히 잘라낸 최신 매출을 계산하기는 어렵다. vendor가 protocol별 revenue를 거의 공시하지 않기 때문이다.

성장 동력은 단순히 “연결이 많아진다”가 아니다.

1. AI가 compute보다 data movement를 병목으로 만든다. PCIe/CXL, Ethernet, HBM, die-to-die가 함께 커진다.
2. 세대 전환이 빨라진다. 새 protocol과 기존 세대를 동시에 지원해야 해 IP 재사용 가치가 높아진다.
3. custom silicon 참여자가 늘어난다. hyperscaler·자동차·산업 회사는 차별화 logic은 직접 만들고 표준 interface는 구매한다.
4. chiplet이 interface의 수를 늘린다. monolithic SoC 내부 연결이 package-level D2D IP와 관리·test IP로 확장된다.
5. 안전·보안 요구가 protocol 안으로 들어온다. IDE, TDISP, secure update, functional safety가 부가 기능이 아니라 구매 조건이 된다.

10. 메인 플레이어: 한 개의 순위보다 ‘어떤 층을 장악했는가’를 보라

IPnest의 2024년 추정에서 Arm 약 44%, Synopsys 약 23%, Cadence 약 6%, Alphawave 약 3%로 상위 4개사가 약 75%를 차지했다. 단 전체 순위는 processor royalty가 큰 Arm과 interface license가 큰 Synopsys를 한 표에 넣는다. USB·PCIe 사업을 이해하려면 category별로 봐야 한다.

Arm

전체 design IP 1위이지만 USB·PCIe PHY의 직접 경쟁사라기보다 processor·system platform의 기준점이다. FY2026 매출은 49.2억달러였고 license·other 23.1억달러, royalty 26.1억달러였다. Arm Total Access, 단일 기술 TLA, architecture license 등 접근 단계가 다르고, 대부분의 license는 선급 license·support와 출하당 royalty를 결합한다. 성숙한 installed base가 royalty annuity를 만든 전형이다.

Synopsys

interface IP에서 가장 강한 종합 공급사다. PCIe, USB, Ethernet, DDR/HBM, CXL, UCIe를 controller·PHY·VIP·security·prototype과 묶고, EDA sign-off와 파운드리 certification을 연결한다. 2024년 IP license revenue만 놓으면 IPnest 기준 32%로 Arm의 30%보다 높았다. FY2025 Design IP 매출은 17.52억달러였다. 다만 전년 19.06억달러보다 감소했고 조정 영업이익률도 38.3%에서 23.9%로 낮아졌다. export control, 주요 foundry 고객 수요, roadmap·resource decision이 동시에 실적을 흔들 수 있음을 보여준다.

Cadence

Denali를 뿌리로 memory interface와 VIP에 강하고, PCIe/CXL·UCIe·SerDes·HBM·DDR로 portfolio를 넓혔다. 2025년 총매출 52.97억달러 중 semiconductor IP가 14%, 약 7.42억달러였고 IP 사업은 전년 대비 약 25% 성장했다. 2025년 Arm Artisan foundation IP와 Secure-IC를 인수해 standard cell·memory compiler·I/O·embedded security까지 채웠다. EDA 고객 기반에 IP를 cross-sell하는 전략이다.

Alphawave Semi와 Qualcomm

Alphawave는 high-speed SerDes, PCIe/CXL, Ethernet, UCIe, custom silicon·chiplet을 앞세워 2024년 4위로 성장했다. Qualcomm은 2025년 12월 인수를 완료했다. 이 거래는 interface IP가 독립 catalog를 넘어 data-center CPU·NPU·custom silicon platform의 전략 자산이 됐다는 신호다. 동시에 고객은 “중립적인 merchant IP 공급사인가, 잠재적 제품 경쟁사의 일부인가”를 다시 평가하게 된다.

Rambus·Arteris와 전문업체

Rambus는 memory interface chip, patent·technology royalty, digital controller·security IP를 결합한다. Arteris는 NoC와 SoC integration software에 집중하며, 2~3년 설계 license·지원과 고객 chip 출하 royalty를 결합한다. Mixel의 MIPI PHY, Arasan의 mobile·storage interface, Silicon Creations·Analog Bits의 PLL·SerDes, M31의 foundation·interface IP처럼 좁고 깊은 전문업체도 중요한 선택지다. 대형 vendor보다 유연하거나 특정 node에서 더 빠를 수 있지만 장기 support와 change-of-control risk를 더 엄격히 봐야 한다.

11. IP 회사는 어떻게 돈을 버는가

상용 계약은 비공개가 많지만 공시에서 반복되는 수익원은 네 가지다.

1. License fee: 정해진 design, application, node, 기간, site에서 IP를 사용할 권리. project 단위가 흔하다.
2. NRE·customization: 고객 configuration, 공정 port, feature 추가, integration service 비용.
3. Support·maintenance: update, errata, application engineering, 새 tool·PDK 대응.
4. Royalty: 고객이 IP를 넣은 chip을 출하할 때 개당 고정액 또는 매출의 일정 비율.

Synopsys는 2025년 10-K에서 IP를 특정 수의 design에 사용할 수 있는 비독점 계약으로 제공하고, 보통 design별 fee와 경우에 따라 royalty를 받는다고 설명한다. Arm은 fixed license와 support 이후 대부분의 출하 chip에서 ASP 비율 또는 per-unit royalty를 받는다. Arteris도 design license·RTL·application engineering support를 하나의 결합된 의무로 보고 2~3년 term에 걸쳐 매출을 인식하며, 고객 제품 출하에서 royalty를 받는다.

가격은 protocol 이름보다 권리와 위험에 따라 달라진다.

• 한 개 chip design인가, 여러 derivative·business unit까지 가능한가
• 한 foundry·node인가, 여러 공정에 쓸 수 있는가
• RTL source visibility가 있는가, encrypted netlist·GDS만 받는가
• license가 perpetual인가, term-based인가
• 평가·prototype·production 권리가 각각 어떻게 정의되는가
• royalty cap·minimum guarantee·audit 권리가 있는가
• 인수·사업 매각 시 license와 support가 승계되는가
• 특허 indemnity, export control, escrow 조건이 있는가

간단한 경제성 식은 다음과 같다.

고객 총 IP 비용 = upfront license + customization/NRE + integration·verification 인건비 + support + 예상 출하량 × unit royalty + 잔존 re-spin risk

가장 싼 license가 가장 싼 선택이 아닌 이유는 마지막 항 때문이다. mask·wafer·package·일정 손실을 포함한 re-spin 가능성이 조금만 올라가도 license 차액을 압도할 수 있다. 대형 공급사가 “silicon proven”을 반복하는 것은 기술 자랑이 아니라 보험료의 근거다.

12. 좋은 IP 사업도 초기에 royalty가 거의 없는 이유

IP 회사의 cash flow는 chip 회사보다도 긴 시차를 가진다. 표준 draft 단계에서 R&D를 시작하고, test chip을 만든 뒤 license를 따내고, 고객 SoC가 설계·검증·tape-out·qualification을 지나 양산해야 royalty가 나온다. 고객 제품이 실패하거나 취소되면 license는 남아도 royalty tail은 사라진다.

한국 OPENEDGES의 2025년 공시는 이 구조를 선명하게 보여준다. 연결 매출 160.6억원 중 license 67.6%, maintenance 26.1%, royalty 0.64%였다. 회사는 일반적으로 1~3년 license 계약을 체결하고 암호화·난독화 RTL을 전달하며, 양산 실적을 분기마다 정산한다고 설명한다. 아직 revenue가 신규 license와 지원에 집중돼 있다는 뜻이다.

반면 20년 넘게 video codec IP를 공급한 Chips&Media는 2025년 매출 약 285억원에서 license 약 60%, royalty 약 35%로 알려져 있다. 회사는 20년간 자사 IP가 들어간 chip 누적 15억개를 공개했다. Arm은 FY2026 royalty가 전체 매출의 53%를 넘었다. royalty 비중은 단순 수익원 구성이 아니라 과거 design win이 실제 양산으로 전환된 정도를 보여주는 maturity 지표다.

그러나 royalty가 무조건 좋은 것은 아니다. 출하량·ASP·고객 보고에 의존하고, 특정 end market과 고객에 집중될 수 있다. license-only는 현금 회수가 빠르지만 recurring upside가 작다. 좋은 portfolio는 신규 license, support, 장기 royalty의 시차를 분산한다.

13. Buy vs. build: 언제 사는 것이 합리적인가

모든 표준 IP를 사는 것이 답은 아니다. 제품 차별화와 조직 역량을 기준으로 나눠야 한다.

현실의 답은 hybrid가 많다. 표준-compliant base controller와 PHY를 사고, application interface, DMA, scheduler, security policy, telemetry를 내부에서 차별화한다. 또는 첫 세대는 merchant IP로 시장을 열고 volume과 조직이 쌓이면 일부를 내재화한다.

Build 판단에서 가장 자주 빠지는 비용은 verification·software·support다. RTL을 작성하는 인력만 계산하면 내부 개발이 싸 보인다. 그러나 여러 세대 backward compatibility, test chip, compliance equipment, field issue, 문서화와 10년 support를 포함하면 계산이 달라진다. 반대로 license 계약이 derivative마다 반복되고 royalty가 매우 큰 volume에 누적되면 내재화의 NPV가 좋아질 수 있다.

14. 구매자가 써야 할 RFP: PPA 숫자보다 먼저 물을 것

IP 선정은 data sheet 비교가 아니라 위험 실사다. 아래 질문에 답을 못 받으면 “지원한다”는 문구를 믿기 어렵다.

1. 정확한 규격: base spec, ECN, errata, optional feature와 backward compatibility는 어디까지인가?
2. 정확한 역할: host/device, endpoint/root complex/switch, coherent/non-coherent, lane·port 수는?
3. 공정·maturity: target PDK version, metal stack, voltage option, GDS·test chip·customer silicon·volume stage는?
4. PPA의 조건: 어떤 configuration, library, frequency, corner, activity, margin에서 측정했는가?
5. 검증 독립성: 자체 VIP만 썼는가, 제3자 VIP·formal·emulation·interop 결과가 있는가?
6. controller–PHY 계약: PIPE·clock·reset·power-state·error recovery를 실제 조합으로 검증했는가?
7. 소프트웨어: firmware source·binary, OS version, API, security update, long-term maintenance는?
8. 제조·test: loopback, BIST, ATE pattern, diagnosis, lane repair, production screen은?
9. 품질: known errata, bug severity, patch turnaround, ISO 26262·ASIL 자료와 FMEDA가 필요한가?
10. 사업 조건: derivative, affiliate, foundry change, change of control, escrow, indemnity, export restriction은?
11. 지원 조직: 같은 시간대의 FAE, lab 장비, escalation owner, tape-out·bring-up on-site 지원은?
12. roadmap: 고객 제품 lifetime 동안 spec·EDA·PDK update를 누가 책임지는가?

Vendor scorecard는 기술 100점짜리 표가 되어서는 안 된다. 예를 들어 protocol 20, silicon maturity 20, integration 15, software 10, verification 10, support 10, commercial·legal 10, roadmap 5처럼 제품 위험에 맞춰 가중치를 둬야 한다. 자동차라면 safety·lifetime을, hyperscale AI라면 latency·power·telemetry·roadmap을 더 크게 둔다.

15. IP 사업의 구조적 해자와 구조적 위험

해자 1: silicon data와 실패 이력

경쟁사가 RTL 기능을 복제해도 여러 공정·package·고객에서 쌓인 corner data와 errata history는 복제하기 어렵다. lab characterization과 field failure database가 다음 설계의 margin을 더 정확하게 만든다.

해자 2: 표준·파운드리·EDA의 삼각 관계

표준 draft를 일찍 보고, early PDK에 접근하고, sign-off tool과 reference flow를 공동 검증하는 회사가 roadmap을 선점한다. 이 때문에 종합 EDA vendor는 IP에서 distribution과 기술 양쪽의 우위를 가진다.

해자 3: switching cost

IP는 한 번 통합하면 register map, driver, verification environment, power·clock architecture, floorplan에 깊게 들어간다. 다음 derivative에서 vendor를 바꾸면 license 가격보다 큰 재검증 비용이 생긴다. support 품질이 좋다면 고객은 계속 남는다.

위험 1: 선행 R&D와 잘못된 node bet

최종 spec과 PDK가 움직이는 동안 개발해야 한다. 고객이 선택하지 않은 node·protocol에 test chip 비용을 썼다면 회수가 어렵다. 신생 업체는 portfolio가 넓어질수록 오히려 현금이 마를 수 있다.

위험 2: 고객·파운드리 집중과 긴 royalty 지연

큰 design win 하나가 수년 revenue를 만들 수 있지만 취소도 같은 크기로 아프다. Synopsys FY2025 Design IP 실적과 OPENEDGES의 낮은 royalty 비중은 규모가 달라도 이 사업의 timing risk를 보여준다.

위험 3: 품질 책임과 black-box 갈등

고객은 source visibility를 원하고 공급사는 도용 방지를 원한다. 암호화 RTL은 IP를 보호하지만 debug를 어렵게 한다. interface bug가 IP, SoC integration, package, board, firmware 중 어디에 있는지 불분명하면 책임 공방이 생긴다. 계약의 escalation·reproduction·patch 절차가 기술만큼 중요하다.

위험 4: M&A와 지정학

Alphawave–Qualcomm, Cadence–Artisan·Secure-IC 같은 거래는 portfolio를 강화하지만 고객에게 supplier neutrality와 roadmap 변화를 묻게 한다. EDA·IP는 수출통제 대상이 될 수 있고, 특정 국가 고객·R&D 인력·foundry 접근이 동시에 영향을 받는다.

16. Chiplet과 open source는 IP 회사를 없앨까

RISC-V 같은 open ISA는 architecture 사용료를 낮추고 생태계 진입을 넓힌다. 그러나 ISA 문서가 production CPU core, coherent interconnect, compiler, debug, safety package를 자동으로 제공하지 않는다. USB·PCIe에서도 공개 규격은 구현·검증·공정 IP를 대체하지 않는다. Open은 시장의 어느 층을 무료화하는지 정확히 봐야 한다.

Chiplet도 비슷하다. UCIe는 die-to-die PHY, protocol, software model, compliance를 표준화하고 2.0에서 3D packaging과 DFx·manageability를 확장했으며 3.0은 48·64GT/s와 초기 firmware download, throttle·shutdown 기능을 더했다. 이것은 IP 수요를 없애기보다 새 수요를 만든다.

• package별 UCIe PHY와 controller
• multi-die coherency·NoC·bridge
• known-good-die test, repair, telemetry, security
• chiplet discovery·boot·firmware update
• 2.5D·3D package SI/PI·thermal co-design
• cross-vendor interoperability와 lifecycle management

다만 장기적으로 표준 chiplet marketplace가 커지면 가치 포착 지점은 ‘macro license’에서 ‘qualified subsystem·chiplet·platform’으로 이동할 수 있다. IP 회사가 RTL만 파는 데 머물지 않고 subsystem, reference chiplet, custom silicon service로 올라가는 이유다.

17. 메인 표준 협회·포럼·행사: 어디를 보면 산업이 보이는가

“포럼”을 표준단체, 검증 생태계, 업계 행사, catalog로 나누면 정보의 질이 좋아진다.

2026년 Design & Reuse IP-SoC Days는 Silicon Valley, China, South Korea, EU 행사를 운영한다. 특히 IP-SoC South Korea는 한국 팹리스·파운드리·IP 공급사가 global merchant model을 비교하기 좋은 자리다. 다만 conference 발표는 marketing이기도 하므로, “first”, “available”, “proven”의 정의를 반드시 확인해야 한다.

18. 한국 IP 생태계: 공정 강국이 곧 IP 강국은 아니다

한국은 메모리·foundry·SoC 수요가 크지만 merchant IP의 세계 점유율은 아직 작다. 대표 상장사는 서로 다른 모델을 보여준다.

• OPENEDGES: DDR controller·PHY, on-chip interconnect, NPU를 memory subsystem·AI platform으로 묶는다. 2019년 캐나다 The Six Semiconductor를 인수해 PHY 역량을 보강했고, 2025년 해외 매출 비중은 50.9%로 올라갔다.
• Chips&Media: video codec IP의 장기 license·royalty model을 구축했다. codec 세대, 고해상도·저전력, automotive·data center가 성장 축이다.
• Qualitas Semiconductor: 고속 SerDes·PCIe 계열 physical IP에 집중한다. 이 영역의 핵심은 protocol 명칭보다 공정별 silicon proof와 foundry relationship이다.
• SEMIFIVE·ADTechnology·GAONCHIPS 등 design platform·service 회사: 자체 merchant IP와 외부 IP를 묶어 고객 SoC를 완성하는 유통·통합 채널 역할을 할 수 있다.
• Samsung Foundry SAFE: 국내외 IP 공급사의 공정별 readiness와 고객 접근을 연결하는 플랫폼이다.

한국이 취할 전략은 “한국판 Arm 하나”를 구호로 만드는 것이 아니다. IP category마다 scale economics가 다르다. CPU ISA·software ecosystem은 장기 플랫폼 게임이고, PHY는 analog talent·test chip·foundry 공정 게임이며, codec은 표준·algorithm·royalty volume 게임이고, NoC는 architecture·tool·integration support 게임이다.

현실적인 우선순위는 다음과 같다.

1. 한국의 확실한 pull과 연결한다. HBM·memory subsystem, automotive, display·camera, AI edge, advanced packaging에서 anchor customer를 만든다.
2. 공정 수를 무작정 늘리지 않는다. design win 가능성이 높은 node·application에 test-chip 자본을 집중하고, maturity를 투명하게 공개한다.
3. license가 아니라 royalty cohort를 관리한다. 연도별 design win이 tape-out·qualification·양산으로 전환되는 funnel을 투자자와 경영진이 봐야 한다.
4. 소프트웨어·FAE를 R&D의 일부로 본다. 한국에서 설계하고 해외 고객의 bring-up을 현지 시간대에 지원할 조직이 필요하다.
5. 파운드리·design service와 go-to-market을 묶는다. 고객은 여러 vendor를 조달하는 것이 아니라 작동하는 SoC를 원한다.
6. M&A·escrow·IP 보호 인프라를 준비한다. 신생 vendor의 지속 가능성을 고객이 믿게 해야 한다.

정부 지원도 RTL 개발 과제 수보다 silicon·고객 전환에 초점을 맞출 필요가 있다. test-chip, characterization lab, compliance 참가, 해외 FAE, 장기 maintenance가 보이지 않는 비용이다. “IP 몇 종 개발”보다 target node에서 silicon proven이 되었는지, 제3자 고객이 license했는지, 그 고객이 양산해 royalty가 발생했는지가 더 좋은 KPI다.

19. 이 산업에서 일하는 사람들: 기술회사이면서 전문 서비스회사다

IP 회사는 적은 인원으로 매우 넓은 책임을 진다.

좋은 IP 조직의 feedback loop는 영업 → application engineer → design·verification → standards team으로 닫힌다. 고객 이슈가 ticket으로만 소모되지 않고 다음 release와 spec contribution으로 돌아가야 한다. 이 loop가 끊기면 sales는 과도한 customization을 약속하고, R&D는 시장이 원하지 않는 node를 개발하며, support는 같은 문제를 반복한다.

20. 2026년 이후의 승자는 무엇으로 판가름 날까

향후 5년을 보는 핵심 thesis는 일곱 가지다.

1. Interface IP가 processor IP보다 빠르게 성장한다. AI는 연산기 수보다 memory·scale-up·scale-out data movement의 가치를 올린다.
2. 단품보다 subsystem이 유리해진다. controller+PHY+VIP+firmware+security를 함께 검증한 공급사가 고객의 통합 인력을 줄인다.
3. Node 수보다 ‘제때 준비된 node’가 중요하다. architecture freeze 전에 maturity가 확보되지 않으면 catalog에 있어도 선택되지 않는다.
4. EDA–IP–multiphysics 결합이 깊어진다. Synopsys–Ansys와 Cadence의 system analysis 확대는 chip·package·board를 하나의 sell-through로 만든다.
5. 독립 공급사에는 중립성이 자산이 된다. 대형 product company의 인수는 자본과 고객을 주지만 경쟁 고객의 우려도 만든다.
6. Royalty보다 data가 더 큰 해자가 된다. silicon·interop·field data가 AI 기반 verification·margin optimization으로 재투입된다.
7. 중국·미국·유럽의 기술 주권이 regional portfolio를 만든다. export control과 local foundry·EDA 생태계가 구매 결정에 들어온다.

투자자라면 매출 성장률만 보지 말고 design win의 질을 봐야 한다. 어떤 protocol·node·end market인가, 신규 고객인가 derivative인가, license가 언제 tape-out과 royalty로 전환되는가, support obligation과 test-chip capex는 얼마인가가 중요하다. 구매자라면 vendor의 가장 화려한 demo보다 target configuration의 실제 silicon reference를 봐야 한다.

결론: IP 회사가 파는 것은 ‘회로’가 아니라 확률이다

USB-IF와 PCI-SIG는 모두가 같은 언어로 통신할 수 있는 규칙을 만든다. IP 회사는 그 언어를 특정 공정의 transistor, synthesizable RTL, 검증 환경, firmware와 driver로 번역한다. 파운드리는 그것을 silicon으로 만들고, 고객은 package·board·software와 합쳐 최종 제품을 인증하고 양산한다.

그래서 이 시장의 진짜 단위는 block 개수가 아니다. 첫 tape-out 성공 확률, 표준 세대에 맞춘 출시 확률, 고객이 수년간 문제없이 양산할 확률이다. 기술이 복잡해질수록 고객은 구현 비용보다 실패 확률을 줄이기 위해 돈을 낸다.

반도체 IP 회사의 최고 자산도 소스코드만이 아니다. 표준 회의의 기억, 여러 공정의 corner data, test-chip의 실패, 고객 bring-up log, field errata, 그것을 다시 설계로 돌리는 사람과 조직이다. 표준 문서는 공개될 수 있어도, 이 학습 곡선은 공개되지 않는다.

주요 출처와 더 읽을 자료

1. PwC, Semiconductor and beyond 2026 — IP 시장 구성·전망, node별 설계비와 IP 비용 비중
2. IPnest/SemiWiki, Design IP Market Increased 20% in 2024 — vendor 점유율과 license·royalty 순위
3. Semiconductor Industry Association, 2024 global semiconductor sales
4. USB-IF, USB4 Specification v2.0
5. USB-IF, USB 2.0 Adopters Agreement
6. USB-IF, Compliance Program
7. USB-IF, Membership and member benefits
8. PCI-SIG, Membership
9. PCI-SIG, Compliance Program
10. PCI-SIG, PCIe 7.0 Specification 1.0
11. PCI-SIG, PCIe 8.0 Draft 0.5
12. Synopsys, PCI Express IP Solutions
13. Synopsys FY2025 Form 10-K — IP license 구조
14. Synopsys FY2025 results — Design IP segment 실적
15. Arm FY2026 Form 20-F — license·royalty model과 실적
16. Cadence FY2025 results — IP 매출 비중과 성장
17. Cadence, Arm Artisan Foundation IP acquisition completed
18. Cadence, Secure-IC acquisition completed
19. Siemens, Avery Design Systems acquisition — verification IP와 compliance suite
20. Qualcomm, Alphawave Semi acquisition completed
21. Arteris FY2025 Form 10-K — design license·support·royalty 구조
22. Rambus FY2025 Form 10-K — product·contract·royalty 구조
23. TSMC OIP IP Alliance
24. Samsung Foundry SAFE IP Alliance and Quality Control Program
25. Intel Foundry Accelerator IP Alliance
26. UCIe Consortium, Specifications
27. OPENEDGES Technology 2025 사업보고서
28. Chips&Media, 20-year shipment milestone
29. Design & Reuse, IP-SoC Days 2026

작성 기준 — 2026년 7월 30일. 공개 규격, 기업 공시, 파운드리·IP 공급사 자료를 교차검증했다. 시장조사마다 IP 분류와 매출 인식 범위가 달라 단일 숫자 대신 범위를 제시했다. 특정 회사의 내부 설계, 고객 정보, 미공개 roadmap은 사용하지 않았다. 수치·링크의 정정이나 업계 반론은 [email protected]로 보내주시면 검토 후 변경 기록을 남긴다.

독립성 — 이 글은 투자 권유가 아니며 VLSI Korea는 언급된 회사와 독립적으로 운영된다. 자세한 원칙은 VLSI Korea Editorial Standards에서 확인할 수 있다.