DAC 2026 AI EDA 222편: agentic closure가 production trust를 얻는 조건

핵심 요약

• 결론: agentic EDA의 희소 자산은 RTL을 한 번 생성하는 모델이 아니라, 제약을 보존하고 deterministic tool 결과로 다음 실험을 고르는 closure loop다.
• 범위: DAC 2026 research-paper 제목 545건 중 EDA workflow와 직접 관련된 222건을 검증·formal·test 99건, analog·RF·circuit 41건, RTL·HLS·logic 33건, physical design·signoff 29건, 기타 EDA 15건, 교차형 AI-for-EDA 5건으로 분류했다.
• 결정: verification 리더는 demo 속도보다 denominator, oracle, 재현성을 요구하고, 도입 책임자는 좁고 감사 가능한 regression 또는 debug pilot부터 평가해야 한다.
• 주의: accepted-paper ID 544개와 프로그램 PDF 제목 545개의 차이는 그대로 보존하며 acceptance 통계로 해석하지 않는다.

VLSI Korea view: 2026년의 경쟁축은 code generation에서 evidence-preserving closure로 이동했다. LLM의 말이 아니라 tool result가 상태를 바꾸고, 모든 constraint 변경과 human edit가 audit trail에 남아야 한다.

DAC는 2026년 7월 26일부터 29일까지 Long Beach에서 열렸고, 공식 프로그램은 175개 시간 블록과 72개 Research Manuscript 세션을 담았다. 이 글은 545개 제목을 모두 원장에 보존하고 EDA workflow와 직접 관련된 222개를 다섯 핵심 분야와 교차형 AI-for-EDA 묶음으로 줄였다. 제목만 공개된 항목은 제목 이상을 추론하지 않았고, session description과 공개 pre-event 자료가 있는 경우에만 메커니즘을 확장했다.

English edition은 동일한 원장, 수치와 시각 자산을 사용한다. 논문 전체 본문이나 유료 proceedings를 우회하지 않았으며, 아래 판단은 accepted title의 분포와 공개된 1차 자료에 대한 sector-level synthesis다.

전체 edition 분포는 DAC 2026 545편 topic map에서, 회사별 공개 자료는 DAC 2026 company-material index에서 확인할 수 있다. 이 글은 그 두 글의 count 문단을 반복하지 않고, agentic closure를 production gate로 바꾸는 별도 engineering question을 다룬다.

1. 99건의 verification·formal·test: agent의 핵심은 오라클이다

가장 큰 묶음은 verification·formal·test 99건이다. 자연어 test plan, assertion generation, coverage closure, waveform debug, root-cause analysis, formal property와 security verification가 반복된다. 이 집중은 우연이 아니다. verification은 pass/fail, counterexample, coverage와 waveform이라는 외부 오라클이 있어 agent가 행동한 뒤 결과를 다시 측정할 수 있다.

반대로 specification 해석이나 microarchitecture 선택은 정답이 단일하지 않다. 생성된 RTL이 compile되고 test를 통과해도 요구사항 누락, reset sequence, CDC, X propagation, liveness 같은 실패가 숨어 있을 수 있다. 따라서 production agent는 prompt에서 RTL로 직행하면 안 된다. intent를 구조화하고, test와 property를 분리 생성하고, simulation과 formal의 반례를 같은 evidence store에 넣어야 한다.

Synopsys는 DAC 공식 자료에서 design·verification agent team과 tool-grounded iterative loop를 공개했다. Cadence는 ChipStack이 specification 이해부터 simulation과 formal까지 반복한다고 설명하며 RTL validation cycle 40배 단축을 주장했다. 이 수치는 Cadence가 정의한 deployment와 baseline에 묶인 vendor claim이다. 동일 design, constraint, tool version, compute budget과 human-touch policy에서 재현되기 전에는 제품 간 순위로 읽을 수 없다.

2. RTL·HLS·logic 33건: 생성보다 equivalence와 constraint fidelity

RTL·HLS·logic 33건에는 Verilog generation, testbench feedback을 이용한 reinforcement learning, HLS design-space exploration, datapath gating, SAT sweeping, multi-die FPGA floorplan이 함께 등장한다. 여기서 중요한 변화는 언어모델이 code writer에서 search policy로 이동한다는 점이다. 후보를 만들고 synthesis, equivalence, timing, power 결과를 읽어 다음 후보를 고르는 구조가 단발 생성보다 설계 흐름에 맞다.

그럼에도 reward hacking 위험이 크다. latency constraint를 완화하거나 unsupported construct를 제거하고, test가 보지 못하는 corner를 깨뜨려도 benchmark score가 좋아질 수 있다. 따라서 golden behavior, clock/reset protocol, exception list, SDC와 formal assumption을 고정해야 한다. 생성된 logic이 더 작다는 사실은 같은 function과 같은 operating envelope를 유지했다는 증명이 아니다.

가장 설득력 있는 평가 단위는 code completion accuracy가 아니라 closed task다. 예를 들어 특정 block의 failing regression을 재현하고 root cause를 찾고 patch를 만든 뒤, 전체 regression과 lint, formal, QoR가 악화되지 않았음을 보이는 것이다. pass한 test 수만 세면 test deletion이나 overfitting을 놓친다. 분모는 전체 issue 수, first-pass success, escalation 비율과 false fix까지 포함해야 한다.

3. Physical design·signoff 29건: PPA는 서로 독립된 세 숫자가 아니다

placement, routing, timing, IR drop, thermal, clock와 power optimization 논문은 29건으로 분류됐다. 논문 수는 verification보다 적지만 production risk는 더 크다. backend에서는 한 단계의 이득이 다음 단계의 부채가 되기 쉽다. congestion을 줄인 placement가 wirelength와 skew를 늘리고, setup fix가 hold와 dynamic power를 악화시키며, local IR 개선이 thermal hotspot을 옮길 수 있다.

agent가 유용하려면 global state를 압축하되 signoff corner와 mode를 잃지 않아야 한다. 단일 WNS, TNS나 congestion heatmap을 reward로 쓰면 hierarchy, path group, SI, EM, IR, temperature와 DRC 사이의 coupling을 놓친다. 가장 안전한 역할은 다음 ECO나 tool option을 제안하고, 변경 전후의 multi-objective delta를 정리하며, 실패 시 원상복구 가능한 experiment manager다.

Synopsys가 공개한 multiphysics flow와 Cadence의 InnoStack·AgentStack 방향도 이 coupling을 겨냥한다. 하지만 signoff accuracy는 marketing autonomy level과 별개다. PDK, extraction deck, library, parasitic corner, activity와 thermal boundary condition이 고정되지 않으면 speedup 비교 자체가 성립하지 않는다.

4. Analog·RF·circuit automation 41건: 데이터보다 topology와 실패 모드

analog·RF·circuit automation 41건은 이 분야가 더 이상 소수 niche가 아님을 보여준다. schematic synthesis, sizing, surrogate model, SPICE acceleration, migration, layout generation이 agentic workflow와 만난다. 그러나 analog는 digital보다 오라클이 비싸고 불연속적이다. convergence 실패, metastable operating point, PVT corner, mismatch와 layout-dependent effect가 sparse reward를 만든다.

따라서 자연어에서 회로를 한 번에 만드는 접근보다 topology library, constraint graph, simulator-in-the-loop와 uncertainty-aware search가 현실적이다. pre-layout spec을 맞춘 후보가 post-layout extraction에서 무너지는 비율, 재시작 수, corner yield와 human intervention을 기록해야 한다. typical corner의 한 점만 맞춘 결과는 expert replacement가 아니라 demo다.

한국 설계 조직에서는 mature-node PMIC, display, sensor interface와 memory peripheral처럼 반복 topology와 사내 characterization 자산이 있는 영역부터 pilot할 수 있다. 평가 기준은 schematic 작성 시간보다 post-layout pass rate, review finding, re-spin risk와 knowledge reuse다.

5. 도입 프레임: 90일 pilot은 좁고 재현 가능해야 한다

첫 pilot은 block-level regression triage, assertion candidate, lint·CDC waiver review, constrained ECO suggestion 중 하나가 적합하다. production database를 통째로 연결하기 전에 read-only tool access와 isolated sandbox를 사용하고, agent가 바꿀 수 있는 파일·constraint·job budget을 명시한다.

baseline은 같은 engineer가 같은 tool과 compute budget으로 수행한 결과여야 한다. 시간 절감뿐 아니라 false diagnosis, invalid patch, regression escape, coverage와 QoR delta, escalation과 rollback을 함께 센다. 사내 평가 결과를 외부에 공개할 수 없더라도 내부 승인 문서는 이 분모를 가져야 한다.

Thesis breaker: 새로운 design과 tool version에서 success rate가 급락하거나, human이 prompt와 constraint를 사실상 다시 작성해야 하거나, 전체 regression과 signoff를 돌린 뒤 절감 시간이 사라지면 agentic closure thesis는 아직 production 단계가 아니다. 다음 확인점은 고객 이름보다 재현 가능한 task definition과 failure distribution이다.

6. 방법론과 전체 coverage ledger

VLSI Korea는 DAC 공식 7월 22일 PDF의 175개 time block을 파싱하고, 72개 Research Manuscript 세션에서 bullet title 545개를 추출했다. 제목·session topic의 keyword를 결정론적으로 분류한 뒤 경계 사례를 검토했다. 이 숫자는 DAC가 발표한 공식 sector count가 아니며, 한 논문이 여러 문제를 다뤄도 대표 병목 하나에만 넣었다.

공식 accepted-ID 페이지의 544개 ID와 PDF 제목 545개의 차이는 공개 자료 사이의 불일치로 보존했다. 임의로 한 항목을 제거하지 않았고 acceptance rate 계산에도 쓰지 않았다. 전체 제목, session과 분류는 아래 CSV에 있다.

EDA·verification·closure 222건 filtered ledger 다운로드 · DAC 2026 전체 research-title ledger 545건 다운로드

Sources

• Official 2026 program landing page and PDF
• Research Technical Program Accepted Paper IDs
• Research topic taxonomy
• IEEE CEDA DAC 2026 event listing
• Synopsys at DAC 2026
• Autonomous engineering workflow announcement
• ChipStack autonomous virtual engineer announcement
• Towards a Fully AI-Native EDA Stack

Editorial note: 이 글은 공개된 공식 프로그램과 기업 원자료를 구조화하고 AI 보조로 초안을 작성한 뒤 VLSI Korea의 근거·시각·발행 gate를 적용했다. 프로그램 등재와 vendor claim은 측정 성능이나 production readiness의 독립 증거로 취급하지 않았다. 오류는 [email protected]로 보내 달라. 전체 DAC paper title 545건 원장은 CSV로 내려받을 수 있다.

Disclosure

본 글은 정보 제공만을 목적으로 하며, 특정 증권의 매수 또는 매도를 권유하는 것이 아닙니다. 본 글에 포함된 수치와 사실은 기업 공시, 언론 보도, 시장 조사 등 공개적으로 이용 가능한 자료를 바탕으로 작성되었으며, 해당 자료 또는 작성 과정에서 오류가 발생할 수 있습니다. 필자는 Synopsys에 재직 중이며, VLSI Korea는 고용주와 독립적으로 운영됩니다. 모든 투자 결정 및 그에 따른 결과는 독자의 책임입니다.