VLSI Korea방산 FPGA 경력으로 팹리스 이직하기 — 경험을 SoC RTL 언어로 번역하는 법
방산 FPGA 경력은 팹리스에서 통할까. 방산 업무를 SoC RTL 언어로 번역하는 표, 진입하기 좋은 직무 순서, 이직 준비 3단계 로드맵을 정리했다.
핵심 결론 3줄 1. 방산 FPGA 경력은 팹리스에서 버려지는 경력이 아니다. 문제는 경력의 질이 아니라 번역이다 — 같은 일을 SoC RTL 직무의 언어로 다시 써야 서류가 통과한다. 2. 진입 직무는 RTL 설계와 DV 검증이 가장 가깝고, PI·PD·STA는 별도 준비 없이는 바로 연결되지 않는다. 순서를 정하면 이직 기간이 짧아진다. 3. 보안 때문에 포트폴리오를 못 보여준다는 말로 끝내지 마라. 블록 다이어그램 수준의 추상화와 개인 프로젝트 한 개면 증명 방식이 바뀐다.
방산 FPGA 경력자가 팹리스에서 막히는 진짜 이유
방산에서 FPGA를 다룬 엔지니어는 실무 강도가 낮지 않다. 요구사항이 엄격하고, 문서화가 철저하며, 하드웨어를 실제로 구동해 검증까지 끝내는 경우가 많다. 그런데도 팹리스 서류에서 탈락하는 사례가 반복되는 이유는 세 가지다.
첫째, 이력서에 남은 단어가 방산 프로젝트의 언어다. 신호처리, 체계 연동, 환경 시험 같은 표현은 팹리스 채용 담당자에게 RTL 설계 역량으로 읽히지 않는다. 둘째, FPGA 플로우와 ASIC 플로우의 차이를 본인이 설명하지 못한다. 합성 이후 무엇이 달라지는지, timing을 어떻게 닫는지에 대한 답이 없으면 'FPGA만 한 사람'으로 분류된다. 셋째, SystemVerilog와 검증 방법론의 공백이다. 방산에서는 VHDL 비중이 높고 자체 검증 방식을 쓰는 경우가 많은데, 팹리스 SoC 팀은 SystemVerilog, UVM, assertion을 기본값으로 전제한다.
반대로 말하면, 이 세 가지는 모두 준비로 메울 수 있는 항목이다. 경력을 새로 만들 필요가 없다. 기존 경력을 번역하고, 부족한 층만 덧씌우면 된다.
번역표 — 방산 업무를 SoC RTL 언어로 바꾸기
이력서 번역의 원칙은 단순하다. 무엇을 만들었는지가 아니라, 어떤 하드웨어 문제를 어떤 방법으로 풀었는지를 쓴다. 아래 표는 대표적인 번역 예다. 본인 프로젝트에 그대로 대입하지 말고, 구조만 가져가라.
| 방산에서의 표현 | 팹리스가 읽는 언어로 번역 | 면접에서 이어지는 질문 | 보강하면 좋은 증거 |
|---|---|---|---|
| 신호처리 알고리즘 FPGA 구현 | DSP datapath RTL 설계, fixed-point 연산, throughput·latency 최적화 | Pipeline 깊이를 어떻게 정했나, 자원과 타이밍 trade-off는 | Clock 주파수, LUT·DSP 사용량, 처리량 수치 |
| 인터페이스 연동 개발 | AXI·AHB·SPI·UART 등 표준 버스 기반 IP 연동 및 register 설계 | Bus protocol 위반을 어떻게 디버깅했나 | Waveform 디버깅 사례, protocol checker 사용 경험 |
| 보드 bring-up 및 시험 | FPGA 프로토타이핑, 하드웨어 디버깅, timing closure 대응 | 실보드에서 timing 문제가 났을 때 조치 | ILA 디버깅, constraint 수정, 재합성 과정 |
| 요구사항 기반 검증 | Test plan 작성, directed·random test, coverage 관점 검증 | 검증 완료 기준을 어떻게 정의했나 | Testbench 구조, coverage 항목 |
| VHDL 설계 자산 유지보수 | Legacy RTL 분석, 리팩토링, SystemVerilog 전환 이해 | VHDL과 SystemVerilog 차이를 설명할 수 있나 | 개인 프로젝트에서 SystemVerilog로 재구현한 블록 |
번역에서 가장 중요한 숫자는 세 가지다. 동작 clock, 설계 규모(블록 수·라인 수·자원 사용량), 검증 범위다. 기밀에 닿지 않는 선에서 상대 수치나 범위로라도 적으면 이력서의 밀도가 달라진다. 예를 들어 절대 주파수를 적기 어렵다면 목표 대비 달성 여부와 병목을 해결한 방법 중심으로 쓴다.
팹리스가 추가로 보는 것 — ASIC 플로우 이해도
FPGA와 ASIC은 RTL이라는 앞단을 공유한다. 차이는 그 뒤에서 벌어진다. FPGA에서는 vendor tool이 배치·배선을 대부분 자동으로 처리하고, 문제가 생기면 다시 프로그래밍하면 된다. ASIC에서는 합성, DFT 삽입, 배치·배선, STA signoff, 테이프아웃까지 한 번의 실패 비용이 압도적으로 크다. 그래서 팹리스는 FPGA 경력자에게 합성 가능한 코딩 스타일, CDC·RDC 이해, lint, 저전력 관점, DFT가 왜 필요한지를 묻는다.
이 질문들에 답하는 가장 빠른 방법은 거창한 이론 공부가 아니다. 본인이 만든 RTL 블록 한 개를 골라 ASIC 플로우 기준으로 다시 설명해보는 것이다. 이 블록을 합성하면 어떤 셀이 문제가 될지, clock domain이 나뉘면 어디에 synchronizer가 필요한지, test 구조를 넣으면 무엇이 달라지는지를 말할 수 있으면 충분한 출발점이 된다.
또 하나, 팹리스 SoC 팀은 협업 단위가 다르다. 아키텍처, DV, PD, 펌웨어 팀과 매일 인터페이스를 맞춘다. 방산에서 체계·소프트웨어·하드웨어 팀과 연동한 경험은 이 지점에서 강점이 된다. 단, '연동을 했다'가 아니라 '인터페이스 문서를 기준으로 register map과 동작 순서를 합의하고 변경을 관리했다'처럼 SoC 협업 언어로 써야 강점으로 읽힌다.
진입 직무 선택 — 어디로 먼저 들어갈 것인가
모든 팹리스 직무에 동시에 지원하는 전략은 비효율적이다. 방산 FPGA 경력과 거리가 가까운 순서로 정렬하면 다음과 같다.
1순위는 RTL 설계다. Datapath, 제어 로직, 버스 연동 경험이 직접 연결된다. 특히 영상·신호처리, 통신, 제어 분야 팹리스는 방산 출신의 알고리즘 구현 경험을 높게 평가할 여지가 크다. 2순위는 DV 검증이다. 하드웨어를 실제로 다뤄본 사람의 디버깅 감각이 검증에서 강점이 되고, UVM을 보강하면 진입 문이 넓어진다. 3순위는 FPGA 프로토타이핑을 겸하는 SoC 팀, 임베디드와 맞닿은 설계 직무다. 반대로 PI·PD와 STA 전담, 아날로그 설계는 기존 경력과 직접 연결되는 층이 얇아 별도 교육과 프로젝트를 거친 뒤 도전하는 편이 현실적이다.
회사 규모도 변수다. 대기업 시스템LSI는 분업이 세밀해 한 층의 깊이를 본다. 중소·중견 팹리스는 RTL부터 검증, FPGA 프로토타이핑, 고객 대응까지 넓게 맡는 경우가 많아 방산에서 넓게 일해본 경험이 오히려 무기가 된다. 경력 연차에 맞는 연봉 기대치와 함께, 첫 이직의 목표를 '브랜드'와 '직무 핏' 중 어디에 둘지 먼저 정하라.
준비 로드맵 — 3단계로 나누면 흔들리지 않는다
1단계: 언어 전환 (집중 기간 전반부). SystemVerilog 문법과 합성 가능한 RTL 스타일을 본인 기존 블록으로 연습한다. VHDL 블록 한 개를 SystemVerilog로 다시 구현하고, testbench를 self-checking 구조로 바꾸는 작업이 가장 효율적이다. 동시에 lint와 CDC 개념을 정리한다.
2단계: 검증 보강 (중반부). UVM의 구조(driver, monitor, scoreboard, coverage)를 작은 DUT에 적용해본다. 완성도 높은 대형 프로젝트보다, test plan부터 coverage closure까지 흐름을 설명할 수 있는 작은 프로젝트가 면접에서 강하다.
3단계: ASIC 플로우 체험 (후반부). 오픈소스 tool이나 교육과정을 활용해 합성, STA 리포트 읽기, DFT 개념을 한 바퀴 돌린다. 이 단계의 목표는 전문가가 되는 것이 아니라, 면접에서 플로우 전체를 조망하며 본인 위치를 말하는 것이다.
재직 중이라면 순서를 바꾸지 마라. 1단계 없이 공고부터 넣으면 서류는 통과해도 기술 면접에서 같은 질문에 반복해서 막힌다. 퇴사 후 준비한다면 기간을 먼저 정하고, 그 기간 안에 끝낼 산출물(재구현 블록, UVM 프로젝트, 플로우 정리 문서)을 세 개로 고정하라.
타이밍 — 언제 움직이는 것이 유리한가
팹리스 채용은 연중 경력 채용이 중심이라 공채 시즌만 기다릴 필요가 없다. 다만 준비 상태와 시장 타이밍을 분리해서 봐야 한다. HBM과 AI 가속기, 차량용 반도체처럼 투자가 몰리는 분야는 설계·검증 인력을 반복해서 뽑는다. 본인 신호처리·고속 인터페이스 경험과 겹치는 분야의 공고가 열렸을 때, 번역된 이력서와 보강 프로젝트가 준비되어 있어야 그 파도를 탄다.
연차 계산도 냉정하게 하라. 방산 경력 전부를 동일 직무 경력으로 인정받기는 어렵지만, RTL 설계와 하드웨어 검증에 직접 닿는 기간은 경력으로 설명할 수 있다. 이직 협상에서는 연차 숫자보다 담당 블록의 난이도와 단독 수행 범위를 근거로 제시하는 편이 설득력이 있다. 두 번의 이직으로 나눠 가는 방법도 있다. 첫 이직에서 팹리스 RTL·DV 직무 핏을 확보하고, 두 번째 이동에서 회사 규모와 보상을 올리는 경로다.
FAQ
Q1. VHDL만 했는데 SystemVerilog를 새로 배워야 하나요? 네, 팹리스 SoC 직무를 목표로 한다면 필요합니다. 다만 처음부터 다시 배우는 것이 아니라 기존 설계 감각 위에 언어를 얹는 작업입니다. 본인 블록을 SystemVerilog로 재구현하는 방식이 가장 빠르게 실력이 붙습니다.
Q2. 보안 때문에 회사 프로젝트를 포트폴리오에 못 넣으면 어떻게 증명하나요? 블록 다이어그램과 역할, 규모, 해결한 문제 수준으로 추상화해 서술하고, 같은 기술을 개인 프로젝트로 재현해 보여주세요. 기업 면접관도 기밀 자체를 요구하지 않습니다. 판단력과 방법론을 봅니다.
Q3. 방산 경력이 길수록 팹리스 이직이 불리한가요? 길이 자체보다 번역 여부가 문제입니다. 경력이 길면 설계 주도 범위와 검증 책임을 강하게 어필할 수 있습니다. 반대로 방산 용어만으로 이력서를 채우면 연차와 무관하게 서류에서 걸립니다.
Q4. PD나 STA로 바로 전환할 수 있나요? 가능성이 없지는 않지만 직접 연결되는 경력이 얇어 별도 준비 기간이 필요합니다. 먼저 RTL·DV로 진입해 ASIC 플로우를 실무에서 익힌 뒤 내부 이동이나 두 번째 이직으로 확장하는 경로가 실패 확률이 낮습니다.
Q5. FPGA만 한 경력으로 대기업 팹리스 자회사나 시스템LSI까지 노릴 수 있나요? 지원 자체는 가능하지만 분업이 세밀한 조직일수록 SystemVerilog·UVM·ASIC 플로우를 더 엄격하게 봅니다. 중소·중견 팹리스에서 직무 핏을 만든 뒤 이동하는 단계 전략도 함께 검토하세요.
행동 체크리스트
- ☐ 이력서의 방산 용어를 번역표 기준으로 SoC RTL 언어로 전부 교체했다
- ☐ 담당 블록마다 clock·규모·검증 범위를 기밀에 닿지 않는 선에서 수치화했다
- ☐ VHDL 블록 1개를 SystemVerilog로 재구현한 개인 프로젝트를 만들었다
- ☐ UVM 구조를 작은 DUT에 적용하고 test plan부터 coverage까지 설명할 수 있다
- ☐ 합성·CDC·DFT·STA 개념을 본인 블록 사례로 말하는 연습을 했다
- ☐ 목표 직무를 RTL·DV 중심으로 좁히고 공고 5개의 요구 tool을 비교했다
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