VLSI KoreaMLCAD 2026 참석 가이드: 주목할 논문, keynote와 제주 일정
🆓 무료 글 · 누구나 무료로 읽을 수 있는 글입니다 MLCAD 2026은 AI 설계의 성능 점수보다 검증 조건을 비교하며 읽을 때 참석 가치가 커진다. 이 가이드는 이전 회차, 먼저 읽을 논문, 확정 keynote와 현장 질문을 등록·제주 일정에 연결한다. 행사 기록은 VLSI Calendar와 MLCAD 2026 일정에서 확인할 수 있다. MLCAD 2026은 2026-09-07부터 2026-09-09까지 Parnas Hotel Jeju에서 열린다. 공식
🆓 무료 글 · 누구나 무료로 읽을 수 있는 글입니다
MLCAD 2026은 AI 설계의 성능 점수보다 검증 조건을 비교하며 읽을 때 참석 가치가 커진다. 이 가이드는 이전 회차, 먼저 읽을 논문, 확정 keynote와 현장 질문을 등록·제주 일정에 연결한다. 행사 기록은 VLSI Calendar와 MLCAD 2026 일정에서 확인할 수 있다.
MLCAD 2026은 2026-09-07부터 2026-09-09까지 Parnas Hotel Jeju에서 열린다. 공식 program은 전날인 2026-09-06 17:30-19:30 welcome reception도 공개했다. 기술 세션은 3일 동안 Constella Hall을 중심으로 진행되며, 등록은 공식 organizer page에서 open으로 표시된다.
이 가이드는 행사 품질이나 입장을 보증하지 않는다. 오늘 확인할 것은 네 가지다. 2026-08-14 이후 적용되는 registration category, 날짜별 program geometry, 공식 venue identity, 그리고 Jeju Airport에서 Parnas Hotel Jeju를 잇는 Bus 600의 live operator status다.
VLSI Korea view: 이 행사의 가치는 “AI for EDA”라는 큰 문구보다 세션을 correctness oracle에 따라 나누어 볼 때 선명해진다. RTL generation, formal verification, physical design, analog synthesis, timing과 HLS가 같은 program에 있지만, 각 분야의 검증 비용과 실패 조건은 다르다.
지난 학회에서 제주로 가져올 질문
MLCAD 2026에서 확인할 것은 AI가 설계를 얼마나 그럴듯하게 만드는지가 아니라, 최적화하면서도 지켜야 할 조건을 보존하는지다. 설득력 있는 시연에는 신뢰할 수 있는 specification, 실행 가능한 도구, 명확한 평가 범위와 실패 기록이 필요하다. 이는 이전 학회와 올해 프로그램을 연결하는 VLSI Korea의 독해 기준이며, 아직 열리지 않은 발표의 결과를 예고하는 말이 아니다.
2025 공식 기록은 ORFS-agent: Tool-Using Agents for Chip Design Optimization을 Best Paper로 명시한다. 공개 원고의 agent는 OpenROAD-flow-scripts의 측정값을 읽고, 설정 변경을 제안하며, 최적화 도구를 호출한다. 답변을 생성하는 chatbot에서 실제 설계 실행 결과를 돌려받는 반복 과정으로 넘어간 것이다.
이 연구를 autonomous signoff의 증명으로 읽으면 범위를 벗어난다. 원고는 flow 설정뿐 아니라 timing constraint 변경도 허용한다. 후속 연구를 볼 때는 같은 조건에서 구현이 좋아진 것인지, 목적함수가 달라진 것인지 먼저 구분해야 한다. VLSI Korea의 실무 판단은 acceptance condition을 고정하고, 시도한 실행을 보존하며, 후속 검증까지 포함해 개선을 평가하는 것이다.
2024 프로그램에는 이미 dataset과 benchmark, physical design, LLM을 이용한 RTL, power-grid 연구가 함께 등장했다. tutorial과 학생 hands-on workshop도 있었다. 이 질문들이 2026에 처음 생긴 것은 아니다. 보존된 2025 공식 프로그램에서는 agentic design이 keynote와 연구 발표의 주제가 됐다. 2026에는 도구를 실행하는 agent, verification, open-PDK의 질문을 여러 세션에서 이어서 볼 수 있다.
이 비교의 대상은 프로그램의 강조점과 공개 연구의 범위다. 참석자 증가, 시장 채택이나 기술 진보의 증가율을 보여주는 통계가 아니다. 일반 2025 프로그램 주소는 현재 2026으로 연결되므로, 과거 회차 비교에는 날짜가 있는 공식 PDF를 사용했다.
인접 학회 자료는 자신의 가정을 반박하는 데 쓸 수 있다. ASP-DAC 2026의 AssertMiner 발표 자료는 RTL 구조를 이용한 module-level specification 추출을 다룬다. DATE 2026의 CoverAssert 논문은 coverage를 feedback으로 삼는 반복 assertion 생성을 살펴본다. pre-RTL specification 접근과 나란히 놓으면 구조 정보를 어디에 넣어야 하는지, 생성된 assertion이 놓친 영역을 어떻게 측정할지 질문할 수 있다.
이는 대표적인 공개 기술 자료의 비교이며 학회 전체의 순위가 아니다. MLCAD의 참석 가치는 같은 평가 질문을 RTL 생성에서 physical implementation까지 비교적 조밀한 프로그램 안에서 따라갈 수 있다는 데 있다.
행사 범위: reception은 2026-09-06, 기술 program은 2026-09-07부터 2026-09-09
공식 MLCAD 2026 page는 8th ACM/IEEE International Symposium on Machine Learning for CAD를 Parnas Hotel Jeju의 in-person 행사로 안내한다. VLSI Calendar record도 같은 기술 program 기간과 venue를 기록한다.
여기서 날짜의 경계를 놓치면 안 된다. 행사 identity는 2026-09-07부터 2026-09-09이지만, official program에는 2026-09-06 17:30-19:30 Fondmer Bar welcome reception이 별도 block으로 있다. Reception을 technical Day 1로 세지 않았고, organizer가 공개하지 않은 badge pickup, dress code, guest admission 조건도 추정하지 않았다.
Reader job은 두 갈래다. Design 또는 verification engineer는 자신의 flow와 직접 맞닿은 session을 먼저 표시해야 한다. 연구자와 학생은 paper title, poster block, contest session을 보고 발표, 질문, networking에 필요한 시간을 분리해야 한다. Reader decision도 두 가지다. 같은 날짜의 연속 session을 어떤 기준으로 고를지, 그리고 vendor나 university 발표의 evidence를 demo claim과 reproducible benchmark로 어떻게 나눌지 정해야 한다.
Registration: 공개 요금과 실제 platform 상태를 분리한다
공식 registration page는 early-bird cutoff를 2026-08-14로 연장했다고 기록한다. 현재 적용되는 공개 표의 after 2026-08-14 category는 ACM/IEEE member $750, non-member $850, ACM/IEEE student 또는 life member $500, student non-member $650이다.
이 숫자는 published rate이지 결제 완료나 재고 보증이 아니다. 공식 registration platform은 ACM Member Registration, IEEE Member Registration, Non-Member Registration category를 표시하지만, 선택 가능 여부, 세금, 환불 조건, badge name, 최종 결제액은 사용자가 platform에서 직접 확인해야 한다. 이 글은 coupon, onsite availability, sold-out 여부를 만들지 않는다.
Author registration에는 paper publication과 연결된 별도 조건이 있다. Organizer는 paper마다 적어도 하나의 author-rate registration이 필요하고, 하나의 author-rate registration이 최대 2개 paper의 presentation과 publication을 cover할 수 있다고 쓴다. 일반 attendee는 이 문장을 자신의 admission guarantee로 읽으면 안 된다. Category가 애매하거나 affiliation proof가 필요한 경우 organizer에게 확인하는 것이 gate다.
Boundary condition: Registration page의 표와 platform의 live selection은 서로 다른 evidence다. 표는 category와 rate를 설명하고, platform만 현재 선택과 결제 결과를 보여준다.
Program geometry: 3개 technical day, 10개 numbered session
Day 1은 2026-09-07 08:30 opening remarks로 시작한다. 08:45 keynote 뒤에 Session 1 LLM-Guided RTL Generation and Optimization, Session 2 RTL Verification & Assertion Generation, Special Session 1 Open-PDKs, Session 3 Hardware Verification & Security, Session 4 LLM Agents for EDA Flows가 이어진다. 마지막 published social block은 18:20-19:50 dinner다.
Day 2는 2026-09-08 08:30 keynote로 시작한다. Session 5 Placement & Routing, Special Session 2 Agentic EDA in Industry, Session 6 Analog & RF Synthesis and Sizing, contest session, poster lightning과 poster block이 배치된다. Program에는 17:00-17:40 poster session과 18:00-19:30 dinner가 있다.
Day 3은 2026-09-09 08:30 award ceremony, 08:35 keynote로 시작한다. Session 7 Physical Design & Manufacturability, Session 8 Analog Design & Benchmarks, Session 9 Timing & Library Optimization, Session 10 HLS & Design Space Exploration을 거쳐 16:10-16:20 closing remarks로 끝난다.
이 일정은 published program snapshot이다. Room change, 발표 취소, 순서 변경을 보장하지 않는다. 현장에서는 organizer의 live program과 signage를 다시 봐야 한다. 특히 coffee, lunch, poster setup, dinner는 technical talk와 다른 목적의 block이므로 “빈 시간”으로 자동 처리하면 이동과 질문 시간을 놓칠 수 있다.
Engineering lane: session title을 실제 업무 질문으로 바꾼다
RTL과 verification lane은 Session 1부터 Session 3에 집중된다. LLM이 Verilog를 생성하는지보다 specification completeness, assertion quality, formal counterexample, coverage limit와 security oracle이 보이는지를 확인해야 한다. Session 4는 agent가 EDA flow를 길게 실행할 때 tool invocation, QoR feedback, log reasoning과 audit trail이 어떻게 연결되는지를 보는 자리다.
Physical design lane은 Session 5와 Session 7이다. Placement, rerouting, monolithic 3D routability, multi-die floorplanning, lithography hotspot, pin-access-aware synthesis가 포함된다. 참석자는 model accuracy만 보지 말고 constraint set, baseline tool, runtime, legal placement, DRC, timing과 manufacturability가 같은 evaluation envelope에 들어가는지 질문할 수 있다.
Analog와 RF lane은 Session 6과 Session 8이다. LLM reasoning, Bayesian optimization, graph diffusion, topology generation, netlist generation과 benchmark가 섞인다. Analog는 simulator convergence, device model, corner, topology validity와 layout parasitic이 뒤에서 비용을 만든다. Generated netlist가 syntax를 통과했다는 사실은 specification, stability와 PVT closure의 증거가 아니다.
Timing과 design-space exploration lane은 Session 9와 Session 10이다. Library characterization, logic synthesis, HLS pragma optimization, RTL debug와 OpenROAD timing strategy가 등장한다. 최종 질문은 하나다. Agent가 objective를 바꾸어 score를 얻었는가, 아니면 동일 constraint 아래에서 measured QoR를 개선했는가.
이 grouping은 organizer track ranking이 아니라 VLSI Korea editorial taxonomy다. Program title 이상의 mechanism을 paper full text 없이 단정하지 않는다. Paywall 또는 proceedings gate를 우회하지 않고, attendee가 현장에서 검증할 질문을 만드는 데만 사용한다.
논문과 공개 구현을 먼저 읽고 질문을 고른다
아래 읽기 목록은 서로 다른 실패 경계를 다룬다. 선정 이유는 실무적 관련성이며 수상이나 인기 예측이 아니다. 공개 저자 원고는 학회판보다 이전 버전일 수 있고, 저장소가 있다는 사실은 독립적인 재현이 끝났다는 뜻이 아니다.
ChipVerilog: functional pass가 실제로 증명한 범위
Session 1의 ChipVerilog는 작은 독립 모듈을 넘어 hierarchy와 모듈 간 의존성이 있는 OpenCores 기반 RTL을 대상으로 한다. 공개 논문은 5개 family의 64개 target을 설명하며 compilation과 functional checking을 구분한다. 현재 benchmark가 integration 문제를 다루지 않아도 풀리는 팀이라면 먼저 읽을 이유가 있다.
저자 artifact는 self-checking simulation, full·bounded equivalence, 결론을 내릴 수 없는 도구 결과와 생성 stub이 있을 때의 proof 범위를 나눈다. 보고된 성공이 어느 분류에 해당하는지 물어야 한다. 실제 도입 시험에서는 specification, task split과 checker version을 고정하고, 모델을 고르기 전에 누락되거나 결론이 나지 않은 사례부터 확인한다.
Spec2Assertion: 검증할 RTL과 specification oracle을 분리한다
공식 프로그램은 Session 2의 Spec2Assertion을 Best Paper candidate로 표시한다. 관련 공개 preprint는 RTL 구현 전에 specification에서 progressive regularization을 거쳐 assertion을 만드는 접근을 설명한다. 구현 오류를 assertion까지 그대로 따라 쓰는 문제를 생각해 볼 배경 자료다.
이 preprint의 저자 목록은 현재 학회 프로그램과 다르다. 따라서 원고의 성능 수치를 2026 발표 결과로 옮기지 않았다. 어떤 원고 버전을 발표하는지, 모호한 요구사항을 어떻게 처리하는지, assertion이 vacuous하지 않고 실제 기능을 검사하는지 물어야 한다. syntax가 맞는 property는 검토의 출발점이다.
SMUFTA: 공정 선택과 floorplan을 함께 결정한다
Session 7의 SMUFTA도 Best Paper candidate다. 공개 원고는 multi-die floorplanning에서 technology assignment까지 설계 변수로 취급한다. technology를 바꾸면 block의 특성이 달라지므로, 공정 선택을 먼저 고정한 뒤 floorplan만 최적화하면 유용한 조합을 놓칠 수 있다. 이 연구는 PPA estimation과 공동 탐색을 연결하고 상용 도구로 설계를 평가한다.
원고는 thermal effect, mechanical stress와 reliability를 후속 연구로 남긴다고 명시한다. chiplet 또는 3D integration 팀에는 이 경계가 포괄적인 최적화 주장보다 중요하다. 제안한 PPAC 개선이 실제 제품의 package, thermal, reliability 조건에서도 유지되는지 확인해야 한다. 초기 기획에 유용한 도구와 signoff 경로는 별도로 검증해야 한다.
ResizerAgent: timing repair의 전체 반복 과정을 본다
Session 10의 ResizerAgent는 저자 공개 구현에서 OpenROAD Resizer를 중심으로 timing report, physical feedback과 이전 결과를 읽는 반복 과정을 설명한다. 여러 작업을 묶은 plan, 개별 operation, 특정 대상을 고치는 plan 중 전략을 선택한다. 장시간 실행 agent를 다루는 keynote와 함께 살펴볼 구체적인 artifact다.
재현에는 준비 조건이 있다. 저장소는 별도 tool fork, 따로 제공받거나 만들어야 하는 container image와 인증된 모델 접근을 설명한다. 소스 공개와 즉시 실행 가능한 환경 제공은 다르다. 정확한 baseline, 실패한 실행의 budget과 최종 routing 이후의 평가를 물어야 한다. 이 글에서는 공개 구현 설명을 읽었으며 benchmark를 직접 실행하지 않았다.
VLSI Korea view: 가장 강한 질문은 어떤 모델이 이겼느냐가 아니다. 어떤 acceptance condition을 고정했는지, checker가 어디까지 확인했는지, 성공을 보고한 뒤 어떤 작업이 남았는지다.
다른 수상 후보에는 결론보다 질문을 준비한다
공식 프로그램은 placement DRV 해소, congestion rerouting, heterogeneous edge의 design-space exploration 연구도 Best Paper candidate로 표시한다. 제목은 읽을 대상을 식별하는 근거다. 이 글에서는 해당 결과를 설명할 만큼의 공개 기술 자료를 검증하지 못했으므로, 부록의 program-level 항목으로 남겼다.
analog 독자는 LOADBench와 analog·netlist 세션을 따라갈 수 있다. benchmark를 채택하기 전에 process model, topology 다양성, PVT coverage와 simulation failure 처리가 목적에 맞는지 확인한다. 이는 편집부가 제안하는 질문이며, 목록에 실린 논문이 모든 문제를 해결했다는 주장이 아니다.
Keynote: identity, 당시 직책, 발표 범위를 그대로 읽는다
2026-09-07 08:45 keynote는 AMD Senior Fellow Patrick Groeneveld의 “The Silicon Compiler’s Second Coming: How AI will change Chip Design”다. Organizer abstract는 learning이 모든 EDA task를 대체한다는 주장보다 graph algorithm과 prediction layer의 경계를 강조한다. 참석자는 어떤 task가 compressible specification을 갖는지, 어떤 task가 exact proof와 signoff를 요구하는지 구분해 들을 수 있다.
2026-09-08 08:30 keynote는 Samsung VP Young-sik Kim의 design과 verification paradigm shift를 다룬다. Official bio는 System LSI design methodology와 large-scale verification 책임을 적는다. 발표 title과 bio는 speaker scope를 설명하지만 Samsung 전체 product roadmap이나 unreleased launch를 뜻하지 않는다.
2026-09-09 08:35 keynote는 Synopsys VP Thomas Andersen의 agentic chip design이다. Organizer abstract는 architecture부터 digital, analog implementation과 silicon lifecycle까지 automation scope를 설명한다. 이것은 product availability, customer adoption 또는 benchmark superiority의 독립 증거가 아니다.
세 keynote를 같은 점수표로 줄이면 오히려 정보가 사라진다. 첫 발표는 algorithm boundary, 두 번째는 enterprise design and verification, 세 번째는 long-running agent scope에 초점을 둔다. 질문을 준비할 때 model 이름보다 correctness oracle, tool grounding, human approval, workload denominator와 failure disclosure를 먼저 적는 편이 program 차이를 보존한다.
확정된 프로그램과 VLSI Korea가 확인하려는 전망
앞서 제시한 연사, 제목과 세션 시간은 주최 측이 공개한 계획이다. 아래 전망은 그 계획과 공개 논문을 읽은 편집부의 해석이다. 실제로 있을 것이라고 알고 있는 신제품 발표나 결과가 아니라 제주에서 답을 확인할 질문이다.
전망: 생성 품질만큼 평가 범위가 논의의 핵심이 될 것이다. ChipVerilog와 verification 프로그램이 이 판단의 근거다. 발표가 checker, 실패 사례와 integration 범위를 설명하지 않고 합산 점수만 제시한다면 전망의 근거는 약해진다. 엔지니어는 공개 가능하거나 비기밀인 자신의 업무에서 구체적인 acceptance test를 준비해 가면 좋다.
전망: 유용한 agent는 좁고 감사 가능한 도구 실행 과정을 드러낼 것이다. ORFS-agent는 과거의 기준점이고 ResizerAgent와 agentic-EDA 세션은 올해 확인할 대상이다. 다른 팀이 input, tool version, 허용된 변경, 종료 조건과 독립 검사를 식별할 수 있는지가 시험 기준이다. 문서화되지 않은 환경의 매끄러운 시연만 있다면 제품화 질문은 남는다.
전망: physical constraint가 범용 자동화 주장의 한계를 결정할 것이다. SMUFTA의 명시적 제외 범위와 analog, timing, manufacturability 세션 때문에 확인할 가치가 있다. 각 조건을 따로 최적화하는 수준을 넘어, 관련 설계에서 조건을 결합해 검증한 공개 근거가 나온다면 이 판단도 수정해야 한다.
product·strategy 팀이 볼 채택 경로는 범위가 정해진 업무, 재현 가능한 평가, 통제된 flow로의 integration, 총 엔지니어링 작업 감소다. 어느 한 논문도 그 자체로 vendor 매출, 점유율이나 투자 수익을 입증하지 않는다.
특별 세션, 포스터와 주변 일정
2026 공식 프로그램에는 Open-PDKs와 Agentic EDA in Industry 특별 세션, contest와 poster 세션이 있다. 확인한 프로그램에는 별도로 hands-on workshop 또는 tutorial이라는 이름을 붙인 일정이 없다. 2024의 workshop을 2026에 예약할 수 있는 행사처럼 안내해서는 안 된다.
Open-PDK 세션에서는 어떤 공정 가정이 predictive인지, 어떤 항목이 calibration됐는지, 재현 가능한 연구에 어떤 조건이 필요한지 질문한다. industry 세션에서는 design objective를 누가 소유하는지, audit log를 어떻게 남기는지, 사람의 승인과 자동 실행의 경계가 어디인지 확인한다. 소속과 세션 제목만으로 실제 발표 성과를 판단할 수는 없다.
welcome reception은 2026-09-06, 17:30-19:30에 Fondmer Bar에서 예정돼 있다. 2026-09-08에는 poster lightning과 17:00-17:40의 Polaris Hall poster session이 별도로 배치돼 있다. technical session은 Constella Hall을 사용하며 dinner에도 별도의 시간과 장소가 있다. 발표자에게 후속 질문을 할 시간을 고를 때 이 구분을 유지한다.
이 가이드에서 별도의 공식 공동 개최 외부 행사나 입장 조건은 확인되지 않았다. 같은 날짜의 다른 반도체 행사는 VLSI Calendar에서 찾을 수 있지만, 날짜가 겹친다는 이유로 공동 등록이나 주최 관계를 추정해서는 안 된다.
Venue와 transport: owner page 사이의 timetable 차이를 숨기지 않는다
Organizer travel page와 official venue page는 Parnas Hotel Jeju를 venue로 확인한다. 주소는 100, Jungmungwangwang-ro 72beon-gil, Seogwipo-si, Jeju-do다. Technical program은 Constella Hall을 주 room marker로 사용한다.
Jeju Airport에서 hotel로 가는 public path는 Bus 600이다. 호텔 안내는 첫차 06:00, 막차 22:40과 18-40분 운행 간격을 제시한다. 공항 안내는 리무진 정류장을 Gate 5 앞에 표시한다. Korea Airports Corporation page도 Bus 600이 Parnas Hotel Jeju를 지난다고 기록하지만 interval은 16-40분으로 표시한다.
두 owner page의 interval이 다르므로 이 글은 하나를 “정답”으로 합치지 않는다. Flight time, weather와 event demand에 따라 operation이 조정될 수 있다는 venue notice도 있다. 출발 당일 airport 또는 bus operator의 live timetable을 확인해야 하며, 이 글은 travel time, seat, fare, connection과 arrival success를 보장하지 않는다.
Organizer travel page에는 lodging block과 국제 이동, entry 관련 설명도 있지만, immigration eligibility는 여권, transit route와 최신 정부 조건에 달린다. 이 글은 visa 또는 K-ETA advice를 제공하지 않는다. 필요한 독자는 한국 정부와 carrier의 현재 공식 안내를 따로 확인해야 한다.
해외에서 참석하는 경우라면 데이터 연결도 미리 준비 대상이다. 한국에서 쓸 eSIM은 Saily에서 출발 전에 설치해 두면 제주 공항에 도착하자마자 바로 연결된다. 이 링크로 구매 시 수수료가 발생할 수 있습니다.
출발 전 gate: registration proof와 live owner를 같은 checklist에 둔다
첫째, official platform에서 registration category, 이름, affiliation, 결제 결과와 confirmation을 확인한다. 둘째, official program에서 선택한 session의 날짜, room, 시작 시간을 다시 본다. 셋째, venue address와 Constella Hall marker를 저장하되 onsite signage가 바뀌면 organizer notice를 우선한다.
넷째, Jeju Airport 도착 전에 Bus 600의 live first/last service와 stop을 airport 또는 operator page에서 확인한다. 다섯째, admission, guest, badge pickup 또는 document condition을 추정하지 말고 registration confirmation과 organizer response를 기준으로 판단한다.
MLCAD의 technical value를 더 깊게 준비하려면 VLSI Korea의 DAC 2026 agentic EDA trust analysis를 함께 읽을 수 있다. 이 내부 link는 MLCAD program을 대신하지 않는다. Conference session에서 어떤 evidence denominator와 closure gate를 물을지 준비하는 background다.
Thesis breaker: Live registration이 닫히거나, official program이 크게 바뀌거나, venue 또는 Bus 600 owner가 현재 안내를 변경하면 이 가이드의 실행 순서는 무효가 된다. 그런 경우 owner page가 우선한다.
독자별 참석 경로와 별도 사후 리뷰의 확인 항목
설계·검증 엔지니어: RTL generation과 assertion 세션에서 출발해 자신의 업무에 맞는 physical design 또는 timing으로 이어간다. 후보 업무, 고정된 acceptance test와 거짓 개선을 걸러낼 근거를 가져오는 것이 목표다. 독립 검증과 실패 처리가 분명해질 때까지 production 적용은 미룬다.
학생·연구자: 공개 논문 하나를 깊이 읽고 검증되지 않은 가정 하나를 찾아 poster나 저자 토론에서 확인한다. 확장 연구를 설계하기 전에 version, data split과 tool setup을 기록한다. 인접 연구와 정확한 학회판을 확인하기 전에는 novelty 판단을 미룬다.
product·strategy 담당자: 연구 capability를 integration 책임자, 접근 조건과 전체 검증 비용에 연결한다. research PDK 또는 open-flow benchmark와 라이선스가 있는 production 환경의 제약을 구분한다. 자료가 측정하지 않은 시장 규모나 도입 결론은 보류한다.
행사 종료 뒤에는 한국어·영어 사후 리뷰를 별도로 작성한다. 확인한 프로그램의 award ceremony는 2026-09-09, 08:30-08:35이며 closing remarks는 16:10-16:20이다. 행사가 실제로 끝나고 공개 수상 결과와 의미 있는 발표·논문 자료를 확인한 뒤에만 발행할 수 있다.
사후 글은 위 전망을 다시 검토하고 이 가이드 이후 새로 공개된 근거를 구분한다. 정확한 공개 원문으로 수상 연구의 기여를 설명하고, 실제 keynote 내용과 사전 abstract를 나눈다. 결과나 녹화가 공개되지 않았으면 무엇이 없는지 밝히며, 가상의 현장 후기를 만들지 않는다. 이 가이드와 추후 리뷰는 같은 Calendar 행사 기록에서 찾을 수 있어야 한다.
공개 기술 프로그램 전체 목록
공식 프로그램에 실린 기술 항목 60개를 연구 논문 발표 37개, 포스터 12개, 초청 발표 7개, 경진대회 항목 4개로 분류했다. 이는 프로그램 항목의 분류이며, 별도로 검증한 채택 논문 총수는 아니다. A는 공개된 저자 자료가 있는 항목, C는 프로그램 메타데이터만 확인한 항목이다. Spec2Assertion의 이번 학회 버전은 C로 유지했다.
연구 논문 발표
| Session | Title | Authors / affiliation | Evidence |
|---|---|---|---|
| Session 1 : LLM-Guided RTL Generation and Optimization | ChipVerilog: A Large-Scale OpenCores-Derived Benchmark for LLM-Based Verilog RTL Generation | Yan Tan, Du Jiping, Xiangchen Meng and Yangdi Lyu (Hong Kong University of Science and Technology (Guangzhou)) | A |
| Session 1 : LLM-Guided RTL Generation and Optimization | DREAM: Design-flow and RTL Enhancement via End-to-End LLM-Assisted Method | Runzhi Wang, Donghao Fang, Guanglei Zhou, Fenghua Wu, Yiran Chen and Jiang Hu (Texas A&M University; Duke University) | C |
| Session 1 : LLM-Guided RTL Generation and Optimization | VHDLSuite: Unified Pipeline for LLM VHDL Generation with Data Synthesis and Evaluation | Yijun Shen, Minghao Shao, Yichen Zhao, Zhuoyan Yu, Boyuan Chen, Yik-Cheung Tam and Muhammad Shafique (NYU Shanghai; NYU Tandon School of Engineering & NYU Abu Dhabi; NYU Abu Dhabi) | C |
| Session 1 : LLM-Guided RTL Generation and Optimization | STITCH: Semantic Toolchain Integration for LLM-Driven RTL Circuit and Hardware Design Generation | Karthikeya Patana, Yashwant Rajesh, Aathira Sunil, Durga Saranyu, Sri Parameswaran, Kamesh Chandrasekar, Paresh Saxena and Soumya Joshi (BITS Pilani, Hyderabad Campus; Department of Electrical and Computer Engineering, University of Sydney, Australia; AMD Inc.) | C |
| Session 2: RTL Verification & Assertion Generation | Coverage-Driven RTL Assertion Generation with Formal Exploration and Neuro-Symbolic Refinement | Zhiyuan Yan, Ziyue Zheng and Hongce Zhang (The Hong Kong University of Science and Technology (Guangzhou)) | C |
| Session 2: RTL Verification & Assertion Generation | IntentGraph: Automated RTL Specification Completeness Analysis via Intent-Aware Formal Verification | Changyuan Yu (The Hong Kong University of Science and Technology (Guangzhou)) | C |
| Session 2: RTL Verification & Assertion Generation | Spec2Assertion: Automatic Pre-RTL Assertion Generation by LLMs with Progressive Regularization [Best Paper candidate] | Fenghua Wu, Runzhi Wang, Evan Pan, Aakash Tyagi, Michael Quinn, David Houngninou, Jeyavijayan Rajendran and Jiang Hu (Texas A&M University) | C |
| Session 3: Hardware Verification & Security | Understanding Inference-Time Token Allocation and Coverage Limits in Agentic Hardware Verification | Vihaan Patel, Vidya Chhabria and Aman Arora (Arizona State University) | C |
| Session 3: Hardware Verification & Security | NoTB: Oracle-Free Triage of LLM-Generated RTL via Cross-Model Formal Consensus | Elisavet Lydia Alvanaki, Jenna Yang, Biruk Seyoum and Luca Carloni (Columbia University) | C |
| Session 3: Hardware Verification & Security | CovR: Coverage-Aware Hardware Verification via Reasoning-Guided Reinforcement Learning | Manar Abdelatty, Maryam Nouh and Sherief Reda ([email protected]; Brown University) | C |
| Session 3: Hardware Verification & Security | TrojanGYM: A Detector-in-the-Loop LLM for Adaptive RTL Hardware Trojan Insertion | Saideep Sreekumar, Zeng Wang, Akashdeep Saha, Weihua Xiao, Minghao Shao, Muhammad Shafique, Ozgur Sinanoglu, Ramesh Karri and Johann Knechtel (New York University Abu Dhabi; New York University) | C |
| Session 4: LLM Agents for EDA Flows | SoC-Agent: A Multi-Agent Automated System-on-Chip Development Framework with Harness Engineering | Pei-Huan Tsai, Kuan-Lin Chiu, William Baisi, Pin-Yu Chen and Luca Carloni (Columbia University; IBM Research) | C |
| Session 4: LLM Agents for EDA Flows | Trace2Skill: Verifier-Guided Skill Evolution for Long-Context EDA Agents | Zijian Du and Nathaniel Pinckney (Nvidia) | C |
| Session 4: LLM Agents for EDA Flows | Retrieve, Schedule, Reflect: LLM Agents for Chip QoR Optimization | Yikang Ouyang, Yang Luo, Dongsheng Zuo and Yuzhe Ma (The Hong Kong University of Science and Technology (Guangzhou)) | C |
| Session 4: LLM Agents for EDA Flows | EDAFLOWQA: Dual-Validated Q-Tree for a Multi-Stage EDA Log Reasoning Benchmark | Chia-Tung Ho, Rongjian Liang, Cunxi Yu and Brucek Khailany (Nvidia; NVIDIA) | C |
| Session 5: Placement & Routing | T-RADPlace: Reward-Aligned Diffusion Models for Timing-Aware Macro Placement | Zhili Xiong, Haoyu Yang, Anthony Agnesina, Brucek Khailany and David Z. Pan (The University of Texas at Austin; Nvidia) | C |
| Session 5: Placement & Routing | Legalization-Aware Projected Gradient Descent for DRV Resolution at Placement [Best Paper candidate] | Suwan Kim and Taewhan Kim (Kyung Hee University; Seoul National University) | C |
| Session 5: Placement & Routing | Segment-Level Rerouting with Reinforcement Learning for Routing Congestion Mitigation [Best Paper candidate] | Gyumin Kim and Heechun Park (Ulsan National Institute of Science and Technology) | C |
| Session 5: Placement & Routing | Prediction-Guided Placement Refinement for Cross-Tier Routability in Monolithic 3D ICs | Gyumin Kim and Heechun Park (Ulsan National Institute of Science and Technology) | C |
| Session 6: Analog & RF Synthesis and Sizing | AnaFlow-RF: An Analog / RF Circuit Design Flow from Specification to Layout with Efficient Inference-Time LLM Reasoning-Guided RL | Kaichang Chen, Mohsen Ahmadzadeh and Georges Gielen (KU Leuven) | C |
| Session 6: Analog & RF Synthesis and Sizing | LASO-BOSS: LLM-driven Analog Sizing Optimization via Bayesian Optimization and Sizing Strategies | Phuoc Pham, Arun Venkitaraman, Stefan Uhlich, Chia-Yu Hsieh, Andrea Bonetti, Markus Leibl, Simon Hofmann, Eisaku Ohbuchi, Lorenzo Servadei, Ulf Schlichtmann and Robert Wille (Technical University of Munich; Sony AI; Sony Semiconductor Solutions Europe; Technical University of Munich (TUM); Chair of Electronic Design Automation, Technical University of Munich; Sony Semiconductor Solutions; SonyAI, Switzerland, Chair for Design Automation, Technical University of Munich; Chair for Design Automation, Technical University of Munich) | C |
| Session 6: Analog & RF Synthesis and Sizing | G-DiffPS: Physics-Informed Graph Diffusion Policy for Amortized Multi-Topology RF Phase Shifter Synthesis | Shadi Fall, Deepak Vungarala and Shaahin Angizi (Sivers Semiconductors; New Jersey Institute of Technology) | C |
| Session 7: Physical Design & Manufacturability | Prompt-ETM: A Prompt-Tuned Spatio-Temporal Graph Framework for Cross-Node Electrothermal Migration Stress Prediction in 3D-IC PDNs | Yunfan Zuo, Jiajun Shen, Kaixin Yang, Jiajie Xu, Chenpu Shi, Hao Yan and Longxing Shi (Southeast University; Southeast University) | C |
| Session 7: Physical Design & Manufacturability | SMUFTA: Simultaneous Multi-die Floorplanning and Technology Assignment [Best Paper candidate] | Cristhian Roman-Vicharra, Prianka Sengupta, Runzhi Wang, Yiran Chen and Jiang Hu (Texas A&M University; Duke University) | A |
| Session 7: Physical Design & Manufacturability | A Slicing-Free Polygon-Level Graph Learning Framework for Lithography Hotspot Detection | Ranran Liu and Kun Ren (Zhejiang University) | C |
| Session 7: Physical Design & Manufacturability | X-Synth: A Fast Synthesis Framework for Cross-Scale Standard Cells via Pin-Access-Aware Multi-Task Routability Prediction | Sehun Yu, Byungho Choi, Junbin Lee, Kijae Hong and Younggwang Jung (Axion Co., Ltd.) | C |
| Session 8: Analog Design & Benchmarks | LOADBench: A Large Open Analog Dataset and Benchmark for Machine Learning in IC Design | Markus Leibl, Filipe Azevedo, Stefan Uhlich, Andrea Bonetti, Arun Venkitaraman, Chia-Yu Hsieh, Phuoc Pham, Lorenzo Servadei, Helmut Graeb and Ricardo Martins (Technical University of Munich (TUM); Instituto de Telecomunicações / Instituto Superior Técnico – Universidade de Lisboa; Sony Semiconductor Solutions Europe; Sony AI; Technical University of Munich; SonyAI, Switzerland, Chair for Design Automation, Technical University of Munich; Technical University of Munich (TUM) – Chair of Electronic Design Automation) | C |
| Session 8: Analog Design & Benchmarks | NetGen: Failure-Aware Orchestrator Agents for Analog Netlist Generation | Anish Mall, Dhruv Bhardwaj, Harsh Lakshakar and Ojas Pungalia (Politecnico di Milano / circuitEvolve; BITS Pilani, K K Birla Goa Campus / circuitEvolve; BITS Pilani, Pilani Campus / circuitEvolve; circuitEvolve) | C |
| Session 8: Analog Design & Benchmarks | Spicing up Genetic Netlist Generation with LLMs | Stefan Uhlich, Yagiz Gencer, Andrea Bonetti, Arun Venkitaraman, Chia-Yu Hsieh, Eisaku Ohbuchi and Lorenzo Servadei (Sony AI; EPFL; Sony Semiconductor Solutions; SonyAI, Switzerland, Chair for Design Automation, Technical University of Munich) | C |
| Session 8: Analog Design & Benchmarks | NetlistBench: Evaluating LLM Reliability in SPICE Netlist Recognition and Manipulation | Jiarui Ma, Jianghan Wang, Yuheng Ma, Ziyi Zhuang and Xiaoguang Liu (School of Microelectronics, Southern University of Science and Technology) | C |
| Session 9: Timing & Library Optimization | LIFT: A Physical-Aware Predictor for Fast Timing Evaluation in Custom-Cell DTCO Flows | Chenpu Shi, Xinyao Chen, Yufan Chen, Jiajie Xu, Yunfan Zuo and Hao Yan (Southeast University) | C |
| Session 9: Timing & Library Optimization | MeTAL: ML-guided Technology Library Agonistic Logic Synthesis | Akash Lal Dutta, Bhabesh Mali, Chandan Karfa, Sukanta Bhattacharjee and Arijit Hazra (IITG; IIT Guwahati; Google) | C |
| Session 9: Timing & Library Optimization | Efficient CCS Characterization for SRAM Macros Based on Anchor-Fused Waveform Reconstruction | Aiganym Zhalinova, Jaeseung Baik, Sejun Park, Mingeun Song and Hanwool Jeong (Yonsei University) | C |
| Session 10: HLS & Design Space Exploration | Structure-augmented LLMs for High-Level Synthesis Pragma Optimization | Haocheng Xu, Ye Qiao, Phyo Pyae Moe Aung, Alok Mishra, Pavana Prakash, Rolando Pablo Hong Enriquez, Adam Han Wu, Zhiheng Chen, Dejan Milojicic and Sitao Huang (University of California, Irvine; Hewlett Packard Enterprise) | C |
| Session 10: HLS & Design Space Exploration | RTLInsight: Self-Evolving Debugging Skills for Online RTL Bug Root-Cause Analysis and Repair | Yunsheng Bai, Ghaith Bany Hamad, Cunxi Yu, Chenhui Deng, Nathaniel Pinckney, Chia-Tung Ho, Danny Liu, Hima Swetha N and Brucek Khailany (NVIDIA) | C |
| Session 10: HLS & Design Space Exploration | Agentic Design Space Exploration for Joint Hardware Configuration Selection and Mapping of AI Inference Workloads on Heterogeneous Edge SoCs [Best Paper candidate] | Geetha Prasuna Yarramneni, Surya Selvam, Wilfried Haensch and Anand Raghunathan (Purdue University; University of Chicago) | C |
| Session 10: HLS & Design Space Exploration | ResizerAgent: Agentic Strategy Selection for Timing Optimization in OpenROAD Resizer | Vidya A. Chhabria, Atmadip Dey, Andrew B. Kahng, Ioannis Savidis, Pratik Shrestha and Bing-Yue Wu (Arizona State University; University of California, San Diego; Drexel University) | A |
포스터
| Session | Title | Authors / affiliation | Evidence |
|---|---|---|---|
| Poster Lightning Session | Full-Chip Manhattan Mask Process Correction via Shared-Context Attention Graph Neural Networks | Rui Xu, Haoxiang Jiang, Chuan Zhang, Jiaqi Liu, Junqi Yang and Chenxing Dong (Zhangjiang Laboratory; Shanghai Jiao Tong University/Zhangjiang Laboratory) | C |
| Poster Lightning Session | Differentiable Initialization-Accelerated CPU-GPU Hybrid Combinatorial Scheduling | Mingju Liu, Jiaqi Yin, Alvaro Velasquez and Cunxi Yu (University of Maryland, College Park; University of Colorado Boulder) | C |
| Poster Lightning Session | HypCkt: A Hyperbolic Varitional Framework for Analog Circuit Topology Generation | Yixin Chen, Haoning Jiang, Jiacheng Wang, Han Wu, Wei Zhang and Xiaopeng Yu (Zhejiang University; The Hong Kong University of Science and Technology; Tsinghua University; University of Macau) | C |
| Poster Lightning Session | Lithography Hotspot Detection via Dual-Scale Feature Contrast Enhancement Network | Binling Luo, Ying Wang, Peng Gao, Yan Xing, Zihui Zhang, Xiaoming Xiong and Shuting Cai (Guangdong University of Technology) | C |
| Poster Lightning Session | EXPLORE: Exploration with Guided Search for Analog Topology Generation using Language Models | Guanglei Zhou, Chen-Chia Chang, Yikang Shen, Jonathan Ku, Isaac Jacobson, Jingyu Pan, Yiran Chen and Xin Zhang (Duke University; IBM) | C |
| Poster Lightning Session | Reinforcement Learning Guided Boundary Activity Passing for Incremental Bounded Model Checking | Sutirtha Bhattacharyya, Chandan Kumar Jha and Rolf Drechsler (University of Bremen) | C |
| Poster Lightning Session | GNN-Based Cell Clustering for Placement Guidance in Designs with Half-Row-Extended Cells | Ju-Hsuan Yu, Yu-Wei Chang, Wai-Kei Mak and Ting-Chi Wang (National Tsing Hua University) | C |
| Poster Lightning Session | HierRTLBench: Evaluating LLM-Based Verilog RTL Generation Under Context-Window Constraints | Yashwant Rajesh, Karthikeya Patana, Durga Saranyu, Aathira Sunil, Sri Parameswaran, Kamesh Chandrasekar, Soumya Joshi and Paresh Saxena (BITS Pilani Hyderabad Campus; Department of Electrical and Computer Engineering, University of Sydney, Australia; AMD Inc.; BITS Pilani, Hyderabad Campus) | C |
| Poster Lightning Session | Little instead All: Full-Flow Matrix Inference for Multi-Corner Timing Acceleration | Longze Wang, Yiyu Wang, Wei Xing and Yuanqing Cheng (Beihang University; The University of Sheffield) | C |
| Poster Lightning Session | AnaCLARA: A Hierarchical Reasoning-Driven Constraint Generation Framework for Analog Layout Synthesis | Kaichang Chen, Souradip Poddar, Georges Gielen and David Z. Pan (KU Leuven; UT Austin) | C |
| Poster Lightning Session | From Tool Invocation to Source-Mechanism Exploration: Protected White-Box DSE for Open-Source EDA | Zhiyu Zheng, Yiming Du, Ziyi Wang and Zhiang Wang (Fudan University; The Chinese University of Hong Kong) | C |
| Poster Lightning Session | GAPMA: Graph-Attention Cell Usage Prediction with Polarity-Minimized NPN Aggregation for Design-Specific Cell Composition | Chung-Kuan Cheng, Junyeong Jang, Andrew B. Kahng, Byeonggon Kang and Jakang Lee (University of California, San Diego) | C |
초청 발표
| Session | Title | Authors / affiliation | Evidence |
|---|---|---|---|
| Special Session 1: Open-PDKs | PKP: A Predictive Open PDK in the Era of GAA and Backside Interconnect | Guoyao Cheng, Baokang Peng, Sihao Chen, Jie Lin, Runsheng Wang, Lining Zhang (Peking University) | C |
| Special Session 1: Open-PDKs | GT2N: An Open-Source 2nm Nanosheet PDK for ML Hardware Design and CAD Research | Dongwon Jang, Sungwoo Jung, Sai Pranav Gooty, Md Mizanur Rahaman Nayan, Piyush Kumar, Md Nahid Haque Shazon, Sabareesh Jeevan Ram, Azad Naeemi (Georgia Institute of Technology) | C |
| Special Session 1: Open-PDKs | Nonvolatile In-Memory-Computing Neuromorphic Accelerators based on Heterogeneous Integration for Edge Smart Sensor Systems | Yitao Ma (Zhejiang University) | C |
| Special Session 2: Agentic EDA in Industry | Academic and Industrial Experiences for Agentic Chip Design | Jose Renau (Nvidia and UC Santa Cruz) | C |
| Special Session 2: Agentic EDA in Industry | Agentic AI in RTL-to-GDSII: A Perspective from the Industry | Siddhartha Nath (Google DeepMind) | C |
| Special Session 2: Agentic EDA in Industry | Can AI Agents Really Complete RTL-to-GDS? Lessons from Benchmarking Tool-Interactive EDA Workflows | Jinyuan Deng, Zhengrui Chen, Xufeng Wei, Tianyu Xing, Chenyi Wen, Qi Sun, Cheng Zhuo (Zhejiang University) | C |
| Special Session 2: Agentic EDA in Industry | Multi-Agent AI Framework for Silicon-Validated Closed-Loop Design-Manufacturing Co-Optimization | Chia-Yen Li, Yi-Chuen Eng, Chih-Wei Chiang, Zhe-Ju Liu, Jhong-Sheng Wang (Nexchip Semiconductor Corporation) | C |
경진대회
| Session | Title | Authors / affiliation | Evidence |
|---|---|---|---|
| Contest Session | MLCAD 2026 Contest on Agentic Algorithm Discovery for Timing Optimization | Atmadip Dey, Janakiraman Ethirajulu, Taizun Jafri, Vidya A. Chhabria (Arizona State University) | C |
| Contest Session | Scientific Collaboration-Inspired Multi-Agent Algorithm Discovery for Post-Placement Optimization | Kijung Kong, Dhoui Lim, Heechun Park (Ulsan National Institute of Science and Technology) | C |
| Contest Session | MLCAD26 Contest Winner: An Autonomous, Self-Evolving LLM Agent for Design-Adaptive QoR Optimization | Taiyu Zhou, Jing Zhou, Jingyi Zhou (Functech) | C |
| Contest Session | TAPCO: LLM-Guided Design-Adaptive Timing and Power Co-Optimization | Wuqian Tang , Zixiao Wang , Che-Chien Lin, Fong-Hua Fu, Laura Angélica Shion-Korsak, Xinyun Zhang, Bei Yu†, Chun-Yao Wang† (National Tsing Hua University; The Chinese University of Hong Kong; ShanghaiTech University) | C |
출처: MLCAD 2026 공식 프로그램, 확인일 2026-09-06. Best Paper 후보 표시는 최종 수상 결과를 뜻하지 않는다. 저자 공개 원고와 저장소는 최종 학회 버전과 다를 수 있다.
공식 출처
- VLSI Calendar: MLCAD 2026 event record
- MLCAD 2026 official organizer page
- MLCAD 2026 official program
- MLCAD 2026 official registration rates
- MLCAD 2026 official registration platform
- MLCAD 2026 official travel page
- Parnas Hotel Jeju official location page
- Korea Airports Corporation: Jeju public transport
- MLCAD 2024 official program
- MLCAD 2025 official archive and awards
- MLCAD 2025 archived official program
- ORFS-agent public manuscript
- ChipVerilog public manuscript
- ChipVerilog author artifact
- Spec2Assertion related preprint; conference-version mismatch
- SMUFTA public manuscript
- ResizerAgent author implementation
- ASP-DAC 2026 AssertMiner slides
- CoverAssert public author manuscript
- VLSI Calendar
프로그램과 공개 연구 자료 확인일: 2026-09-06. 이 글은 사전 참석 가이드이며 실제 발표 결과를 추정하지 않는다. 작성에 AI의 도움을 받았다. 새 도표는 VLSI Korea의 자체 해석이며 ORFS-agent 원본 그림은 저자와 출처를 별도로 표시했다.
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본 글은 정보 제공만을 목적으로 하며, 특정 증권의 매수 또는 매도를 권유하는 것이 아닙니다. 본 글에 포함된 수치와 사실은 기업 공시, 언론 보도, 시장 조사 등 공개적으로 이용 가능한 자료를 바탕으로 작성되었으며, 해당 자료 또는 작성 과정에서 오류가 발생할 수 있습니다. 필자는 언급된 기업의 주식을 보유하고 있을 수 있습니다. 모든 투자 결정 및 그에 따른 결과는 독자의 책임입니다.
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