팀 가이드: Advanced Packaging — 2.5D·3D 시대의 패키지 설계

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: 더 이상 칩 단독으로 성능이 나오지 않는 시대. HBM 스택, CoWoS 인터포저, FOPLP 같은 advanced package가 AI·HPC 시장의 진짜 병목입니다. Advanced Packaging 팀이 회사 안에서 무엇을 책임지고, 한국에서 누가 강하며, 신입·주니어가 어디까지 갈 수 있는지 솔직하게 정리합니다.

1. 한 줄로 말하면

Advanced Packaging 팀은 die 여러 개를 하나의 패키지 안에 묶어 동작시키는 일을 책임집니다. HBM 스택, 실리콘 인터포저, RDL, micro-bump, TSV, hybrid bonding 같은 기술로 2.5D·3D 통합을 설계하며, 칩 단독 성능보다 패키지 단계의 대역폭/전력/열이 시스템 성능을 결정하는 시대의 중심에 있는 팀입니다. 단순 후공정이 아니라 "die-to-die가 어떻게 만나는가"를 처음부터 같이 설계하는 자리입니다.

2. 회사 안에서의 자리

한국 IDM(삼성전자 DS, SK하이닉스)에서는 보통 패키지 개발본부 또는 AVP(Advanced Package) 같은 별도 본부 산하에 있고, 칩 설계팀(SoC/메모리 설계), 후공정 제조(Assembly), 패키지 substrate 개발팀과 매일 붙어 일합니다. 외국계(TSMC, Intel, Nvidia, AMD)에서는 보통 Packaging Engineering 또는 3D-IC/Heterogeneous Integration 조직 산하인데, TSMC는 CoWoS·SoIC를 별도 BU 수준으로 운영하고, Intel은 Foveros·EMIB 팀이 Foundry Services 안에 있습니다. 보고 라인은 패키지 R&D 임원 → 사업부장 → CTO 라인이 일반적입니다. SoC 설계팀이 RTL/PD 마무리에 들어갈 때부터 같은 회의실에서 floorplan, die size, bump pitch, power delivery network을 같이 협의하기 때문에 "혼자 일하는 팀"이 절대 아니고, 오히려 협상력과 문서력이 결정타인 자리입니다.

3. 진짜 하루/일주일

9시 출근하면 먼저 야간에 돌린 thermal/warpage 시뮬레이션 결과를 확인합니다. RedHawk-3DX나 Ansys Mechanical로 24시간씩 돌아가는 잡이 흔하고, 메모리 컨트롤러 die와 HBM 스택 사이 thermal coupling이 spec을 벗어나면 그날 일정이 바뀝니다. 10시쯤엔 칩 설계팀과 bump map review. RTL/PD 쪽에서 IO bump 위치를 옮겨달라고 하거나, 우리가 substrate routing 한계 때문에 die 한쪽 면을 비워달라고 협상하는 시간입니다. 점심 후엔 보통 substrate 도면을 Allegro APD에서 까놓고 RDL 레이어 라우팅을 잡거나, micro-bump pitch를 40μm에서 35μm로 줄였을 때 신호 무결성에 미치는 영향을 ADS/HFSS로 시뮬레이션 합니다.

화·수요일은 보통 '집중 설계' 시간이라 회의가 적고, 목요일은 cross-functional 회의가 몰립니다. test 팀과 KGD(Known Good Die) 전략, foundry/OSAT(앰코·ASE) 엔지니어와 공정 capability 회의, 메모리 사업부와 HBM density roadmap 협의가 줄줄이 잡힙니다. 금요일 오후는 다음 주 시뮬레이션 잡 큐를 정리하고 PowerPoint로 사업부 보고서를 씁니다. 보고서 양이 많은 직무 중 하나입니다 — 임원이 주간으로 chip-package co-design 진척도와 thermal margin을 보겠다고 하면 매주 슬라이드 30장씩 나오기도 합니다.

마일스톤별 사이클은 뚜렷합니다. tapeout 직전 4-6주는 chip-package co-sign-off 압박으로 야근이 잦고 lab에 자주 내려갑니다(첫 샘플 X-ray, 단면 SEM 분석, micro-bump joint 검사). RDL/substrate가 fab/OSAT에 들어간 직후 1-2개월은 한숨 돌리는 시기. 첫 샘플이 돌아오면 다시 reliability test(TC, HTOL, drop, MSL) 결과 분석으로 쫓깁니다. HBM 같은 양산 라인에 붙은 팀은 "수율 0.5% 올리기" 프로젝트가 1년 내내 배경에서 돌아가고, 한 번 잡으면 그 해 KPI가 끝납니다. 신제품 NPI(New Product Introduction) 단계 팀은 새 substrate 재료, 새 bump 공정 qualification에 6-9개월씩 매달립니다. 어느 단계에 있느냐에 따라 일주일의 결이 완전히 다른 게 이 팀의 특징입니다.

4. 핵심 기술 스택

• 언어/포맷: Tcl, Python (시뮬레이션 자동화·후처리), 가끔 SKILL(Cadence). RTL을 직접 짜진 않지만 SystemVerilog testbench는 읽을 줄 알아야 칩 설계팀과 대화가 됩니다.
• EDA 툴: Cadence Allegro APD/SiP Layout(substrate·RDL), Synopsys 3DIC Compiler, Ansys RedHawk-3DX(3D power integrity), Ansys Icepak·Mechanical(thermal·warpage), Ansys HFSS·SIwave 또는 Cadence Clarity(SI/PI), Siemens Calibre 3DSTACK(3D DRC).
• 방법론: chip-package co-design, KGD strategy, TSV reliability, micro-bump joint reliability, RDL routing congestion 분석, substrate stackup design, thermo-mechanical co-simulation, hybrid bonding alignment budget.
• 인접 도메인 지식: 칩 floorplanning, IO/PHY 설계, power delivery network, decap 배치 전략, JEDEC HBM·DDR·LPDDR 스펙, JEP 158·148 같은 reliability 표준, 후공정 공정 흐름(bumping, flip-chip, mold, RDL fab, dicing, singulation).

EDA 툴은 회사마다 라이선스 정책이 달라서 입사하면 6-12개월은 한 벤더 툴체인을 깊게 배우게 됩니다. 시뮬레이션 결과를 "믿을 수 있는가"를 판단하는 감각이 시니어로 가는 분기점이고, 이건 책으로 안 배워지고 사고 사례를 봐야 길러집니다. JEDEC·JEP 표준은 처음부터 통독하면 죽으니, 본인 업무에 닿는 챕터(예: HBM3E면 JESD238)만 빠르게 익히고 나머지는 필요할 때 펼치는 식이 현실적입니다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차에는 보통 substrate routing review나 bump map check 같은 보조 업무부터 시작합니다. 6개월 후엔 단순한 케이스의 thermal/warpage 시뮬레이션을 단독으로 돌릴 수 있게 되지만, 결과 해석과 spec 협상은 시니어가 합니다. "이 결과가 진짜인가, tool artifact인가"를 구분 못 해서 헛수고하는 일이 흔하고, 이건 거의 모두 거치는 단계입니다. 표준 문서를 읽기 시작하지만 솔직히 1년차에 다 이해하긴 어렵습니다.

3년차에는 첫 진짜 owned deliverable이 보입니다. 보통 한 제품의 substrate stackup이나 RDL design을 처음부터 끝까지 책임지거나, 특정 reliability 항목(예: TC 단독)의 owner를 맡습니다. 칩 설계팀과 직접 협상하는 자리에 처음 혼자 들어가는 시기이기도 합니다. tapeout이 3-4번 정도 끝나야 "패키지 설계자"라고 자기 입으로 말할 수 있게 되고, 이때부터 OSAT/foundry FAE와의 토론이 일상이 됩니다.

5년차에는 작은 제품 라인의 패키지 owner 또는 신기술(hybrid bonding, FOPLP, glass core substrate) 파일럿 프로젝트의 lead 자리가 보입니다. 한국 대기업(삼성·하이닉스)에선 보통 책임/수석 진급이 5-7년차에 걸리는데, 이때 시니어 자리가 좁다고 느끼면 OSAT(앰코·ASE) 또는 외국계(TSMC·Intel·AMD) 점프가 현실적인 옵션입니다. 박사 학위가 없으면 신기술 R&D 임원 트랙은 쉽지 않은 게 솔직한 현실이고, 대신 양산·수율 트랙으로 가는 길이 있습니다 — 이쪽은 학위보다 실패 사례 경험치가 무기입니다.

6. 한국 시장에서의 평가 (이직 시장 가치)

한국에서 advanced packaging 강자는 명확합니다. SK하이닉스가 HBM 시장 점유율 글로벌 1위(2025-2026 기준 약 50% 추정)로 MR-MUF 공정 같은 자체 패키지 기술로 차별화하고 있고, HBM3E·HBM4 양산 진입에서도 선두입니다. 삼성전자 DS는 AVP 사업부가 별도로 있고 I-Cube(2.5D)·X-Cube(3D)·H-Cube(hybrid) 같은 자체 솔루션을 보유했지만, HBM 양산 진입에서는 하이닉스에 밀린 상태(2026년 4월 기준)입니다. 이 격차를 메우려고 삼성이 패키지 인력을 적극적으로 채용 중인 것이 현재 시장 분위기이고, 경력자 입장에선 가장 협상력이 좋은 시기 중 하나입니다.

OSAT 쪽엔 앰코코리아(K1·K5 공장)가 가장 크고, 네패스·LB세미콘·STATS ChipPAC Korea·SFA반도체가 중소형 advanced package를 맡습니다. 팹리스 중에선 텔레칩스·리벨리온·퓨리오사AI 같은 AI 칩 회사들이 자체 advanced package 인력을 늘리는 중인데, 보통 OSAT/foundry와 협업하는 "패키지 PM" 또는 시스템 엔지니어 형태로 1-3명만 둡니다. 외국계 한국 사이트는 ARM Korea, Synopsys/Cadence Korea가 EDA 쪽 application engineer 자리가 있고, Intel Korea·AMD Korea는 영업·FAE 위주로 advanced package 본진은 미국·이스라엘에 있습니다.

글로벌 옵션은 매우 좋은 편입니다. TSMC 대만(CoWoS·SoIC), Intel 미국·이스라엘(Foveros·EMIB), Samsung Austin, Nvidia 미국(advanced package architect), AMD 미국, ASE/Amkor 본사. 5-8년 경력이면 미국 H-1B 또는 캐나다·대만·싱가포르 ICT 비자 옵션이 실제로 열립니다. 한국어 외 영어 기술 글쓰기와 표준 문서 독해가 되면 이 옵션의 폭이 두 배 이상 넓어집니다.

7. 연봉 가이드 (2026년 기준 한국)

아래는 잡플래닛·블라인드·링크드인·지인 인터뷰 기반 추정으로, 회사·부서·연도에 따라 ±20% 변동합니다.

• 신입 (학사): 약 ₩5,500만 ~ ₩7,000만 (대기업 기준, 사이닝/PI 포함)
• 신입 (석사): 약 ₩6,500만 ~ ₩8,500만
• 3-5년차: 약 ₩9,000만 ~ ₩1억3,000만 (대기업 책임 진급 전후)
• 시니어 (8년+): 약 ₩1억3,000만 ~ ₩1억8,000만 (스톡옵션/RSU 별도)

OSAT는 대기업 대비 약 10-15% 낮은 편이고, 팹리스 advanced package 자리는 대기업과 비슷하거나 5-10% 위인 경우가 많습니다(인력이 적어 협상력이 좋음). 외국계 한국 사이트(EDA 회사)는 비슷한 레인지지만 RSU가 추가됩니다. 미국 offer는 신입 학사 USD 110-140k(약 ₩1.5억-2억, 환율 ₩1,400/USD 기준 + 사이닝/RSU), 시니어 staff급은 USD 250-400k 범위가 흔합니다(추정). 대만 TSMC는 hsinchu 기준 신입 NTD 1.6-2.0M(약 ₩7,000만-9,000만)에 보너스가 별도로 6-12개월치 붙는 구조로 알려져 있습니다(추정). 양산 사업부에 묶여 있으면 베이스는 무난하지만 RSU가 적고, R&D 본부에 가면 베이스가 약간 낮아도 신기술 노출도가 높아 장기 시장 가치가 더 좋다는 것이 일반적인 평입니다.

8. 진입 장벽 / 이 팀에 가려면

전공은 전자전기·재료공학·물리·기계공학(thermal/mechanical 쪽) 출신이 모두 있습니다. 다른 칩 설계팀과 다르게 재료공학·기계공학 비중이 꽤 됩니다 — die-to-die 인터커넥트의 신뢰성 분석에 솔리드 메카닉스가 들어가기 때문입니다. 학부 vs 석사: 학사로도 들어가지만, 한국 대기업의 advanced package R&D 트랙은 2020년대 후반 들어 석사 우대를 넘어 사실상 필수에 가까워졌습니다. 박사는 신기술(hybrid bonding, photonic interconnect, glass core) R&D 트랙이나 연구소(IMEC, ETRI, KIST) 쪽이면 권장되고, 대기업 양산 사업부 트랙엔 박사가 오히려 "무거운" 카드가 될 때도 있습니다.

가장 도움 되는 수업: 반도체 공정·소자, 전자기학, 신호무결성/PCB 설계, 열전달, 재료역학(thermo-mechanical), VLSI 설계 기초. 학부 프로젝트로 RTL-to-GDS를 한 번이라도 끝까지 돌려보면 chip-package 공통 언어를 갖게 되고 면접에서 큰 차별화가 됩니다. 한국 학교 vs 미국 학교 차이는, 미국 쪽(Georgia Tech 3D Systems Packaging Research Center, Purdue, UCLA, Stanford)이 고급 packaging 전문 랩이 더 두텁고 IMEC·SRC 협력 노출이 많은 편입니다. 한국에선 KAIST·POSTECH·서울대·연세대·한양대에 관련 랩이 있고, 학부생이 ECTC 1저자는 어렵지만 석사 때 1편 있으면 채용에 명확한 가점입니다.

인턴십은 삼성/하이닉스 R&D 인턴, IMEC summer school, Intel/TSMC summer intern이 가장 강력합니다. 오픈소스 기여는 advanced package 자체 프로젝트가 적어 weight가 낮지만, chip-package co-design을 직접 돌려본 GitHub 레포가 있으면 면접에서 자주 화제가 됩니다.

9. 추천 학습 경로

• 책: William J. Greig Integrated Circuit Packaging, Assembly and Interconnections, Rao Tummala Fundamentals of Microsystems Packaging, John Lau Heterogeneous Integration 시리즈. Lau 책은 케이스 스터디가 풍부해 현직자가 책상 위에 두는 경향이 있습니다.
• 강의/MOOC: Coursera "Microelectronics Packaging" (Georgia Tech), 유튜브 SemiAnalysis·TechInsights·SemiWiki 채널, IEEE EPS 웨비나(무료 회원 가입). 한국어 자료는 KAIST OCW·POSTECH 강의 일부와 KMEPS 정기 세미나.
• 핵심 표준 문서: JEDEC JESD235·JESD238 (HBM3·HBM3E), JEP 158 (TSV reliability), IEEE 1500 (embedded core test), JEDEC JC-14·JC-63 working group 문서. 표준은 회원사 access가 필요한 경우가 많지만 학교 도서관에서 대부분 받을 수 있습니다.
• 오픈소스 프로젝트: OpenROAD/OpenLane의 PDN·bump 관련 파트, Berkeley OpenROAD 3D-IC fork, Google 오픈 실리콘 Caravel harness, Cocotb 기반 die-to-die testbench. advanced package 단독 오픈소스는 적지만 chip-package co-design을 한 번이라도 돌려본 경험은 강력한 차별화입니다.
• 커뮤니티: IEEE EPS(Electronics Packaging Society) 한국 챕터, KMEPS(한국마이크로전자및패키징학회) 학술대회, 블라인드 반도체 라운지(현실 정보), LinkedIn HBM·CoWoS 그룹, ECTC·IEDM·VLSI Symposium 학회 참석.

10. 한 줄 코멘트

Advanced Packaging은 AI 시대의 진짜 병목이라 시장 가치가 가장 빠르게 오르는 팀이지만, 학제간 지식(전자+재료+기계+열)을 동시에 요구하고 양산 사업부에 묶이면 보고서·회의 시간이 압도적으로 많은 함정이 있습니다. 5-7년차에 글로벌 OSAT나 미국 빅테크로 점프하는 것이 가장 현실적인 커리어 설계입니다.

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