팀 가이드: ATE / Test Engineering — 칩이 정말 동작하는지 마지막으로 확인하는 사람들

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: ATE 팀은 tape-out 후 silicon이 양산 라인에서 spec대로 동작하는지를 테스터로 가려내는 마지막 관문입니다. Advantest V93000과 Teradyne UltraFLEX 위에서 test program을 짜고, yield와 cost-per-die를 동시에 떠받치는 이 팀이 실제로 무엇을 하는지, 한국 시장에서 어떻게 평가받는지, 연봉은 어디까지 가는지 정리했습니다.

1. 한 줄로 말하면

ATE(Automated Test Equipment) / Test Engineering 팀은 tape-out 이후 들어온 silicon이 spec대로 동작하는지 테스터 위에서 빠르게 가려내고, 양산 라인에서 매일 수만 개씩 흐르는 die와 package를 단가 안에 검사할 수 있는 test program을 책임지는 팀입니다. 칩이 만들어지는 흐름의 가장 끝, design과 fab을 거쳐 고객한테 출하되기 직전의 마지막 관문에 위치합니다.

2. 회사 안에서의 자리

대부분의 IDM과 팹리스에서 Test Engineering은 별도의 본부 혹은 Quality·Reliability 산하 조직으로 묶여 있습니다. 삼성전자 LSI/파운드리에서는 보통 "Test 개발" 또는 "Quality Assurance" 산하 그룹으로 들어가고, SK하이닉스 메모리 사업부에서는 "Test기술"이 독립 조직 수준의 비중을 가집니다. 팹리스(텔레칩스, 리벨리온, 퓨리오사AI, LX세미콘 등)에서는 Hardware Engineering 본부 안에 Product/Test Engineering이 한두 팀으로 들어 있는 경우가 많고, 작은 팹리스는 OSAT(ASE, Amkor, 네패스, 하나마이크론)에 test program 외주를 주고 자기는 architect 역할만 하기도 합니다.

옆자리에서 일하는 팀은 거의 정해져 있습니다. 위로는 DFT(Design-for-Test)팀과 design 검증팀, 아래로는 product engineering·yield·assembly·OSAT 현장 엔지니어. 한국 회사는 design팀과의 거리가 가깝고 회의도 많지만 결정권은 design 쪽에 쏠려 있는 편이고, 외국 회사(TSMC, Intel, Nvidia, Qualcomm, Synopsys, Advantest 코리아, Teradyne 코리아)는 test가 product engineering과 한 묶음으로 움직이며 yield/cost 의사결정을 직접 끌고 가는 경향이 강합니다. 보고 라인은 한국 IDM의 경우 보통 그룹장 → 부서장 → 본부장으로 길고, 팹리스는 디렉터 한 명이 다 챙깁니다.

3. 진짜 하루/일주일

9시 출근하면 가장 먼저 보는 것은 전날 야간조가 돌린 lot의 yield report입니다. fail bin이 평소와 다른 분포가 보이면 production 멈추기 전에 원인부터 잡아야 하니까 메일함을 열기도 전에 datalog 파일부터 grep합니다. 10시 stand-up에서는 OSAT 현장 엔지니어가 화상으로 들어와 "어제 socket 5번에서 contact resistance 튀는 현상"을 공유하고, DFT팀은 다음 metal spin에 들어갈 scan chain 변경 사항을 던져 줍니다. 11시부터 점심 전까지는 보통 본인 device의 test program 디버깅—Verdi로 RTL 파형 보던 것보다 훨씬 단순한, 하지만 훨씬 직관적이지 않은 디버깅입니다. timing이 안 맞는 게 silicon 문제인지, load board 문제인지, program의 wait 시간 문제인지 구분해야 합니다.

오후에는 lab. test floor에 직접 내려가 테스터 앞에 앉는 시간이 적지 않습니다. Advantest V93000이나 Teradyne UltraFLEX 콘솔에서 device를 한 개 올려 놓고 pattern 하나하나 stepping하면서 fail signature를 봅니다. 새 silicon이 들어온 주에는 bring-up 일정이 깔려 있어 거의 매일 lab에 나가야 합니다. 4-5시쯤 design팀 미팅에서 "이번 silicon에서 fmax가 spec보다 200MHz 떨어진다"는 결과를 보여 주면 다음 회의는 자동으로 잡힙니다. 7시쯤 책상에 돌아와 correlation report와 yield 지표를 정리해 메일을 던지고 퇴근합니다.

주 단위로 보면 사이클이 또 다릅니다. 신규 device의 first silicon이 들어온 직후 4-6주는 거의 lab에 살다시피 하면서 characterization—voltage corner sweep, temperature sweep, shmoo plot 그리기—을 돕니다. 이 단계에서 test time이 너무 길거나 yield가 예상보다 한참 낮으면 "양산 일정이 흔들리는 사람"이 됩니다. characterization이 끝나고 production release("PR") 단계에 들어가면 한두 달은 program optimization—test time 5% 줄이기, fail bin 분류 정교화—이 메인 업무가 되고, 양산이 안정화되면 yield enhancement와 다음 device bring-up 준비로 자연스럽게 전환됩니다. tape-out 직전 design 팀의 야근과는 사이클이 약간 달라서, ATE 팀의 야근은 "first silicon 도착 후 4주"와 "고객 PCN 이슈 터졌을 때"에 집중됩니다.

4. 핵심 기술 스택

• 언어/포맷: SmarTest 8 (Advantest, C++ 기반), IG-XL (Teradyne, Visual Basic/Python 기반), Tcl, Python, Perl, STIL/WGL pattern 포맷, STDF datalog 포맷
• EDA / 테스터 환경: Advantest V93000, Teradyne UltraFLEX·J750·Magnum, Eagle Test, Cohu handler, Synopsys TetraMAX/TestMAX (ATPG), Mentor Tessent, Cadence Modus
• 방법론: scan/ATPG, MBIST, JTAG/IEEE 1149.1, IJTAG/IEEE 1687, IDDQ, BIST, shmoo plot 분석, Vmin/Fmax characterization, statistical bin limits, GR&R
• 인접 도메인 지식: DFT 구조 이해(scan chain, compression), STA timing 기본, signal integrity·load board 설계 기초, OSAT의 wafer probe·final test 흐름, JEDEC/AEC-Q100 등 reliability 표준

SmarTest 8과 IG-XL 중 어느 것을 쓰느냐는 회사가 채택한 테스터 자산에 따라 갈립니다. 둘 다 본질은 비슷하지만 디버깅 감각은 다르고, 한쪽 경험만 있으면 이직 시 약 3-6개월의 적응 기간이 필요합니다. Python/Tcl은 datalog 후처리, regression flow, lab 자동화에 거의 매일 씁니다. 테스터 자체를 다루는 능력보다 datalog에서 "신호"를 읽어 내는 통계 감각—six sigma, Cpk, Vmin distribution—이 시니어와 주니어를 가르는 진짜 차이입니다. ATPG/scan은 직접 패턴을 만드는 일은 DFT팀이 하지만, ATE 엔지니어가 패턴을 읽고 fail을 진단하지 못하면 일이 안 돌아갑니다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차에는 보통 누군가 짜 둔 test program의 작은 모듈—DC test 한 블록, 또는 functional pattern 한 묶음—을 받아 문서대로 돌리고, datalog을 읽는 법부터 배웁니다. 본인 손으로 "새 device의 program을 처음부터" 만드는 일은 거의 없고, 첫해는 lab에서 시니어 옆에 붙어 테스터 사용법, fail signature, OSAT 커뮤니케이션을 익히는 시간입니다. 솔직히 1년차에 본인이 무엇을 만들고 있는지 그림이 안 그려지는 게 정상이고, 이 시기에 "내가 뭘 하는지 모르겠다"는 좌절감이 가장 큽니다.

3년차쯤 되면 첫 owned device가 생깁니다. 작은 ASIC이나 IP 블록 단위로 wafer sort부터 final test까지 본인이 lead로 program을 짜고 OSAT에 release하는 경험을 합니다. 이 시점에 yield가 떨어졌을 때 "silicon 문제 vs program 문제 vs 환경 문제"를 구분해 내는 직관이 생기기 시작하고, design팀과 동등한 위치에서 회의에 들어가 "이 부분은 DFT에서 fix해 달라"고 요구할 수 있게 됩니다. 동시에 이때부터 test cost(테스터 시간 × 시간당 단가)에 대한 책임이 붙어, "왜 너희 device의 test time이 옆 device보다 30% 긴가"를 임원 앞에서 설명하는 일이 늘어납니다.

5년차는 갈림길입니다. (a) 한 product family 전체의 test architect로 가서 새 device가 들어오기 전에 DFT 팀과 함께 구조를 설계하는 길, (b) yield/product engineering 쪽으로 옮겨 silicon characterization과 process 협업을 깊이 파는 길, (c) Advantest·Teradyne 같은 ATE 벤더 또는 OSAT의 application engineer로 옮겨 솔루션 사이드로 넘어가는 길. 정직하게 말하면 한국 IDM에서 ATE만으로 임원까지 가는 경로는 좁습니다. 5년차쯤 본인의 다음 5년을 어디로 끌고 갈지 결정하지 않으면 "40대에도 같은 program 디버깅"이라는 함정에 갇히기 쉽습니다.

6. 한국 시장에서의 평가 (이직 시장 가치)

한국에서 ATE 인력을 진짜로 깊이 운영하는 곳은 메모리 양사—삼성전자 메모리·LSI·파운드리, SK하이닉스—와 OSAT(네패스, 하나마이크론, 시그네틱스) 그리고 ATE 벤더 코리아 법인(Advantest 코리아, Teradyne 코리아)입니다. 메모리 쪽은 워낙 양산 규모가 크고 test cost 비중이 높아 인력 풀이 두텁고, 시니어 자리도 상대적으로 많습니다. 반면 LSI/파운드리와 팹리스(텔레칩스, LX세미콘, 리벨리온, 퓨리오사AI, 사피온, MediaTek 코리아, ARM 코리아)는 인력 규모가 작고, OSAT에 외주 비중이 큽니다.

이직 시장에서 ATE 경력은 "수요는 안정적이지만 폭발적이지는 않은" 자리에 있습니다. design 쪽처럼 AI 가속기 붐을 직접 타지는 않지만, AI 칩이 늘어나면 결국 누군가 양산 검사를 해야 하므로 일감은 꾸준합니다. SmarTest 8 또는 IG-XL을 device 단위로 처음부터 짜본 경험이 있으면 5년차 이상에서 외국계(Qualcomm, Marvell, AMD 코리아 R&D 또는 싱가포르·말레이시아·대만·미국)로 점프할 수 있는 기회가 있습니다. 글로벌 옵션은 미국 본사보다는 대만·말레이시아·필리핀·싱가포르 OSAT 인근 R&D 센터로 가는 경로가 현실적입니다. 미국 빅테크가 한국 ATE 엔지니어를 직접 채용하는 사례는 드물고, 보통 product engineer/test architect 타이틀로 일부 충원되는 정도입니다.

7. 연봉 가이드 (2026년 기준 한국)

잡플래닛·링크드인·블라인드·지인 인터뷰 기반의 추정치입니다. 회사·고과·성과급·사이닝 보너스·스톡옵션에 따라 편차가 크니 "약" 표기로 봐 주세요. 대기업은 PS/PI 같은 성과급이 큰 비중을 차지하므로 base만 보면 실수령액이 과소평가됩니다.

• 신입 (학사): 약 ₩4,800만 ~ ₩5,800만 (대기업 IDM 기준 base + 평균 성과급 추정, 팹리스는 ₩4,500만 ~ ₩5,500만 수준)
• 신입 (석사): 약 ₩5,500만 ~ ₩6,800만 (외국계 코리아 법인은 약 ₩6,500만 ~ ₩8,000만 추정)
• 3-5년차: 약 ₩7,500만 ~ ₩1.0억 (대기업 + 성과급 포함, 외국계는 약 ₩9,000만 ~ ₩1.3억 추정)
• 시니어 (8년+): 약 ₩1.1억 ~ ₩1.6억 (책임 ~ 수석급, 외국계 부장급은 약 ₩1.5억 ~ ₩2.2억, 스톡옵션/RSU 별도)

참고로 미국 빅테크의 staff test/product engineer offer는 대략 USD 220k ~ 320k(base + bonus + RSU 합산, 추정)으로, 환율 1,400원 기준 약 ₩3.0억 ~ ₩4.5억 범위입니다. 다만 ATE 직군의 미국 채용은 design보다 훨씬 보수적이므로 실제 도달 확률은 낮습니다. ATE 벤더(Advantest·Teradyne) 코리아의 application engineer 자리는 IDM보다 base는 비슷하거나 약간 낮지만, 글로벌 본사 이동 기회와 출장 수당이 상쇄해 주는 구조입니다.

8. 진입 장벽 / 이 팀에 가려면

전공은 전자공학·전기공학·반도체공학이 압도적이고, 컴퓨터공학·제어계측 출신도 program 코드와 자동화 비중 덕에 충분히 들어옵니다. 학부 vs 석사를 보면, 한국 IDM은 학사도 활발하게 채용하고 OJT 비중이 큰 편이라 학사 진입 장벽이 design팀보다 낮습니다. 석사는 우대를 받지만 design 직군만큼의 가산점은 아니고, 박사는 거의 요구되지 않으며 오히려 over-qualified 취급을 받는 경우도 있습니다. 외국계는 학사도 가능하지만 석사 + 영어 가능자가 압도적으로 유리합니다.

학교에서 가장 도움 되는 수업은 디지털 시스템 설계, VLSI 설계, 반도체 공학, 측정·계측 공학, 통계·확률, 그리고 신호처리 일부입니다. design팀처럼 깊은 RTL 설계 경험은 필수가 아니지만, RTL을 "읽고" 디버깅 가능한 수준은 됩니다. 가장 가산점이 되는 프로젝트 경험은 (a) FPGA에 RTL 올려 보드 단에서 디버깅해 본 경험, (b) Python으로 측정 장비를 자동화해 본 경험, (c) 학부 캡스톤이나 학회에서 ASIC tape-out에 참여해 본 경험입니다. 한국 학교 vs 미국 학교의 격차는 design보다 훨씬 작아서, KAIST·서울대·POSTECH·연세·고려대 학부생도 충분히 글로벌 OSAT/ATE 벤더에 직접 지원이 가능합니다.

인턴십은 OSAT 또는 IDM의 test floor 인턴이 가장 weight를 받습니다. 학회 발표는 ITC(International Test Conference), VTS, ETS 한 편만 있어도 외국계 인터뷰에서 명확한 차별점이 됩니다. 오픈소스 기여는 design 직군만큼 큰 가산점은 아니지만, Cocotb나 OpenROAD, Caravel(SkyWater) 관련 활동은 "이 사람은 silicon 흐름 전체를 안다"는 신호로 작용합니다.

9. 추천 학습 경로

• 책: Mark Burns·Gordon Roberts, An Introduction to Mixed-Signal IC Test and Measurement(이 분야의 사실상 표준 교과서). Bushnell·Agrawal, Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits. Crouch, Design-for-Test for Digital IC's and Embedded Core Systems(DFT 관점에서 ATE를 이해하기 좋음).
• 강의/MOOC: Coursera "VLSI CAD" 시리즈, edX의 MIT·Berkeley 디지털 회로 강의, Synopsys·Mentor·Cadence가 운영하는 무료 DFT/ATPG 웨비나, Advantest·Teradyne의 공식 트레이닝(채용 후 접근 가능). 유튜브에서 "semiconductor wafer test", "ATE basics" 키워드로 OSAT·ATE 벤더의 영상 강의가 의외로 많습니다.
• 핵심 논문/표준 문서: IEEE 1149.1 JTAG, IEEE 1500 SECT, IEEE 1687 IJTAG, IEEE 1450 STIL, JEDEC JESD22(reliability), AEC-Q100(automotive). ITC와 VTS proceedings를 매년 1-2편이라도 정독해 두면 트렌드를 잃지 않습니다.
• 오픈소스 프로젝트: Cocotb(Python 기반 RTL 검증, ATE 자동화 감각 비슷), OpenROAD·OpenLane(전체 흐름 이해), SkyWater PDK·Caravel(실제 tape-out 흐름 경험), RISC-V Rocket·CVA6(테스트 대상 SoC 후보).
• 커뮤니티: IEEE Test Technology Technical Council(TTTC), 국내 한국반도체학회 학생 세션, 사내·사외 Slack/Discord(Cocotb·OpenROAD 공식 채널 활성), 블라인드 "반도체" 토픽(연봉·이직 정보 비공식 채널), 링크드인의 ITC·VTS 그룹.

10. 한 줄 코멘트

ATE 팀은 deliverable이 매우 명확하고("이 device의 yield와 test time을 책임진다") 회사가 망하지 않는 한 일감이 끊기지 않는 안정적인 자리지만, 5년차 이후 한 회사 안에서 시니어 트랙이 좁아 IDM에서 팹리스·OSAT·ATE 벤더로 옮겨 가며 직무 폭을 넓히는 것이 현실적인 장기 경로입니다. 양산 감각과 통계 직관이 있는 사람에게는 design보다 오히려 잘 맞는 자리입니다.

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