팀 가이드: CAD / Methodology / Flows — 디자인 productivity를 책임지는 사내 EDA 팀

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: CAD/Methodology 팀은 회사 모든 디자이너가 쓰는 EDA flow를 만드는 사내 팀입니다. 직접 칩을 그리지는 않지만 합성·PnR·signoff 모든 단계가 이들의 Tcl/Python 위에서 돌아갑니다. 이 글은 진짜 하루, 핵심 스택, 한국 시장 연봉, 1→3→5년차 성장 곡선과 진입 경로를 현직자 시점으로 정리합니다.

1. 한 줄로 말하면

CAD / Methodology / Flows 팀은 회사의 모든 디자이너가 매일 쓰는 EDA flow를 만드는 사내 팀입니다. 직접 칩을 그리지는 않지만, 합성·배치·검증·signoff 까지의 모든 단계가 이들의 Tcl/Python/Make 스크립트 위에서 돌아갑니다. 조용히 디자인 productivity 전체를 책임지는 자리.

2. 회사 안에서의 자리

한국 IDM (삼성전자 LSI/파운드리, SK하이닉스)에서는 보통 DT (Design Technology) Center 혹은 EDA/Methodology 그룹 산하에 배치됩니다. 삼성 파운드리에서는 Foundry Technology Development 안의 EDA 팀이, SK하이닉스에서는 Design Solution이나 DT 부서가 비슷한 역할을 합니다. 보고 라인은 디자인 본부 인프라 임원 (보통 상무/전무) 으로 가고, 옆자리에는 RTL/Physical Design/DV/Library&IP/Compute Infra 팀이 앉아 있습니다. EDA vendor 엔지니어와도 거의 매일 통화·메일을 주고받는 자리라서, 회사 내부 조직도에서는 한 부서지만 실질적으로는 vendor와의 인터페이스 역할까지 함께 합니다.

팹리스 (텔레칩스, 리벨리온, 퓨리오사AI, 사피온, 모빌린트, 보스반도체 등)에서는 별도 CAD 팀이 작거나, PD/DV 시니어 한두 명이 겸업하는 형태가 흔합니다. 50명 이하 스타트업은 풀타임 CAD 인력 한두 명 + 외주 컨설팅으로 굴리는 게 보통이고, 100명을 넘기면 그제야 독립 팀이 생깁니다.

외국계 (Intel, AMD, Nvidia, Apple, Marvell, Qualcomm, MediaTek)는 모두 별도 "Design Automation" 또는 "EDA / Methodology" 조직을 둡니다. 규모가 수십~수백 명이고, RTL2GDS flow뿐 아니라 시뮬레이션 farm, IP characterization, signoff sign-up까지 다 포괄합니다. TSMC는 자체 "Reference Flow" (RF) 라는 형태로 foundry 차원의 methodology를 외부에 제공하는데, 이게 한국 IDM 사내 CAD 팀 업무와 가장 겹칩니다. EDA vendor 자체 (Synopsys, Cadence, Siemens EDA 코리아) 의 AE/CAE 직군은 사내 CAD 팀의 mirror 이미지에 가까워, 양쪽을 오가는 이직이 매우 흔합니다.

3. 진짜 하루/일주일

9시쯤 자리에 앉아 어제 밤사이 돌린 nightly regression 결과를 먼저 확인합니다. 보통 합성·PnR·STA flow 전체에 대해 수십~수백 개의 reference design을 다시 돌리는데, 이 중 빨갛게 변한 셀이 있으면 가장 먼저 손이 갑니다. EDA 툴 버전이 어제 올라갔는지, library 데이터가 수정됐는지, 누가 Tcl wrapper에 손을 댔는지 git log와 mailing list부터 뒤집습니다.

오전 10-11시는 디자인 팀에서 던진 JIRA/ServiceNow ticket을 처리하는 시간입니다. "PrimeTime ECO 돌리는데 SDC 못 읽는다", "ICC2 placement 단계에서 power switch가 빠진다", "이 flow option 어디서 켜냐" 같은 질문이 하루 평균 5-10건씩 들어옵니다. 절반은 사용자 실수, 4분의 1은 데이터 이슈, 나머지는 진짜 flow 버그라서 vendor에 SR (Service Request) 를 올려야 합니다. SR 한 건이 두세 달 캐치볼로 늘어지는 경우도 흔하고, 그 사이 임시 workaround Tcl을 본인이 짜서 디자인 팀에 배포해야 합니다.

오후에는 본인이 owner인 단계 (예: synthesis flow, CTS flow, signoff flow 중 하나) 의 신규 기능 개발을 합니다. 다음 노드 (예: 3nm, 2nm) 의 reference flow를 selectively 가져와 회사 내부 환경에 맞춰 wrapping하는 작업이 큰 비중을 차지합니다. Tcl로 EDA 툴 invocation을 감싸고, Python으로 결과 parsing/QoR 리포팅을 하고, Make/Snakemake/자체 DSL로 단계 간 dependency를 묶는 식입니다. 전형적인 deliverable은 "synthesis 단계에서 leakage power 5% 좋아진 새 recipe", "PnR runtime 30% 줄인 새 partitioning script" 같은 것.

주 단위로는 화요일/목요일에 디자인 팀과의 sync 회의가 있고, 매주 한 번은 vendor (Synopsys/Cadence) AE와 1시간 콜이 잡혀 있습니다. 수요일 오후는 보통 internal training - 새 사용자에게 flow 사용법을 알려주거나, 본인이 발견한 best practice를 공유합니다. 글 쓰는 시간이 의외로 깁니다. 사내 wiki, release note, training slide. 코딩 절반, 글쓰기 절반.

마일스톤 사이클을 보면, tapeout 2-4주 전이 가장 바쁩니다. signoff timing이 안 닫히거나, ECO가 깨지거나, DRC 폭탄이 떨어지면 24시간 안에 patch script를 만들어내야 합니다. 새벽 2시에 lab으로 호출되는 일은 PD 팀만큼은 아니어도 한 분기에 몇 번은 있습니다. 반대로 RTL freeze 직후나 신규 노드 평가 단계에서는 한두 달간 비교적 여유가 생기고, 이 시간을 자체 tool 개발과 internal training에 씁니다.

4. 핵심 기술 스택

• 언어/포맷: Tcl (가장 중요), Python (분석/리포팅/CI), Perl (legacy script), Make/Snakemake, Bash, 가끔 C++로 EDA 툴 plugin 개발
• EDA 툴: Design Compiler / Fusion Compiler (합성), ICC2 / Innovus (PnR), PrimeTime / Tempus (STA), Calibre / IC Validator (DRC/LVS), Verdi / Visualizer (디버깅), VCS / Xcelium (시뮬레이션), StarRC / Quantus (RC extraction)
• 방법론: hierarchical synthesis, MMMC corner setup, CTS, signoff convergence, ECO flow, low-power 설계 (UPF), DFT integration, formal equivalence checking
• 인접 도메인 지식: STA timing (constraint, exception), Liberty/LEF/DEF 포맷, OpenAccess, Linux HPC / LSF/SLURM grid, Git/Perforce 대규모 monorepo 관리, ML for EDA (최근 trend)

Tcl을 진짜 잘해야 합니다. EDA 툴 거의 모두가 Tcl interpreter를 내장하고 있어서, Tcl을 못 쓰면 명령어 한 줄도 못 짭니다. 동시에 Python도 강해야 합니다 - 결과 parsing, QoR DB 적재, Jenkins/GitLab CI 같은 CI/CD pipeline을 돌리는 일이 점점 늘고 있습니다. Linux/HPC 환경 (LSF, SLURM, 자체 grid scheduler) 에서 수천 개의 EDA job을 분산 실행하고 fail-recover 하는 운영 능력도 중요한 스킬. Liberty/LEF/DEF/SDC/UPF 같은 표준 포맷은 그냥 vim에서 직접 읽고 수정할 수 있어야 합니다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차에는 거의 100% 디버깅과 small wrapper 추가만 합니다. 사수/멘토가 "이 SDC parser 좀 고쳐봐", "synthesis log에서 max delay만 grep하는 Python script 짜줘" 같은 작은 task를 던지고, 본인은 vendor 매뉴얼 (DC User Guide, ICC2 Reference Manual) 천 페이지짜리 PDF와 사내 wiki를 번갈아 읽으며 따라갑니다. 처음 6개월은 본인이 짠 코드가 production flow에 들어가는 일이 거의 없고, 디자인 팀과 직접 통화할 일도 드뭅니다. 솔직히 지루할 수 있는 구간이고, 실제로 이 시기에 그만두는 신입이 적지 않습니다.

3년차 즈음 첫 owned deliverable이 생깁니다. 예를 들어 "STA signoff flow의 timing exception 자동 분류 tool" 또는 "특정 IP block 합성 recipe 전담". 이 단계에서 디자인 팀과 직접 협업하기 시작하고, vendor SR도 본인이 작성합니다. 회사가 새 노드 (예: 4nm → 3nm) 로 이동할 때 reference flow porting을 한두 단계 맡으면 한 번에 성장합니다. 이 시기에 EDA vendor로 점프하면 AE/CAE로 비교적 좋은 조건에 갈 수 있습니다.

5년차는 분기점입니다. 사내 CAD에서 시니어로 남으려면 flow 전체 architecture를 그릴 수 있어야 하고, 다음 노드 PDK 평가를 vendor와 직접 협상할 수 있어야 합니다. 한국 IDM 기준 여기까지 가는 사람은 입사 동기 중 절반 이하. 나머지는 PD/DV로 전환, EDA vendor 이직, ML-for-EDA R&D 쪽으로 특화, 또는 SW infra/DevOps 쪽으로 빠집니다. 이 분기를 미리 의식하고 본인 포트폴리오 (Tcl만 잘하는지, Python/SW 엔지니어링까지 강한지, EDA 툴 internal까지 이해하는지) 를 어디로 끌고 갈지 정해야 합니다.

6. 한국 시장에서의 평가 (이직 시장 가치)

규모가 가장 큰 건 단연 삼성 LSI / 파운드리의 EDA/Methodology 팀입니다. Foundry 차원의 reference flow를 자체적으로 운영하기 때문에 인력이 백 명 단위. SK하이닉스 DT도 메모리/HBM/CIS 각 사업부에 분산되어 비슷한 규모로 존재합니다. 다만 두 회사 모두 외국계에 비해 SW 엔지니어링 문화가 약하고, "디자이너 보조" 포지셔닝이 강해서 커리어 권한과 보상이 PD/DV/Architect 쪽보다 한 단계 낮게 매겨지는 경향이 있습니다.

팹리스 쪽에서는 텔레칩스, 리벨리온, 퓨리오사AI, 사피온, 모빌린트, 보스반도체, 가온칩스 (디자인 하우스), 오픈엣지테크놀로지 등이 사내 CAD 인력을 채용합니다. 다만 5명 이하 팀이 대부분이라 senior generalist 역할에 가깝고, 합성/PnR/STA/DV/regression infra를 한 사람이 다 봐야 하는 경우가 많습니다. 그만큼 폭은 빨리 성장하지만 깊이는 IDM보다 얕을 수 있음.

EDA vendor 코리아 (Synopsys Korea, Cadence Korea, Siemens EDA Korea) 의 AE/CAE 직군은 사내 CAD와 거의 같은 일을 vendor 쪽에서 하는 자리입니다. 한국 IDM 출신이 vendor로, vendor 출신이 IDM/팹리스로 가는 회전문이 활발합니다. ARM Korea, MediaTek Korea, Synopsys IP 팀 등 글로벌 R&D 거점도 작은 규모로 존재.

글로벌 옵션은 비교적 열려 있습니다. Tcl/Python/EDA 툴 깊이는 영어권 회사에서도 그대로 인정되기 때문에 Intel/AMD/Nvidia/Apple/Marvell의 Design Automation 팀, TSMC 본사 (대만 신주), Synopsys/Cadence 본사 (미국 California) 모두 한국인 시니어를 채용해 왔습니다. 다만 "RTL 디자이너처럼 visa sponsorship이 줄을 서서 기다리는 직군"은 아니라서, 본인이 적극적으로 referral과 컨퍼런스 (DAC, ICCAD, DVCon) 네트워킹을 만들어야 합니다.

7. 연봉 가이드 (2026년 기준 한국)

아래는 잡플래닛/링크드인 공개 데이터, 학회 인터뷰, 지인 채용 오퍼 기반의 추정치입니다. 회사·근속·고과에 따라 ±20% 변동 있음.

• 신입 (학사): 약 ₩4,500만 ~ ₩5,500만 (대기업 IDM 기본급 기준, PS/PI 별도 약 1-2개월)
• 신입 (석사): 약 ₩5,500만 ~ ₩6,800만 (석사 가산, 일부 팹리스는 ₩7,000만대 신입 오퍼도 존재)
• 3-5년차: 약 ₩7,000만 ~ ₩9,500만 (대기업), 팹리스/EDA vendor는 약 ₩8,000만 ~ ₩1억1천
• 시니어 (8년+): 약 ₩1억 ~ ₩1억6천 (대기업 책임/수석), 외국계는 base 약 ₩1억2천 ~ ₩1억8천 + RSU 별도

미국 오퍼 기준으로는 신입~3년차가 약 USD 130k ~ 170k base + bonus + RSU 형태고, Apple/Nvidia 같은 곳에서 시니어 (8년+) Design Automation Engineer는 USD 220k ~ 320k total comp이 흔합니다. 한화 환산으로 약 ₩3억 ~ ₩4억대 (환율 1,400원 가정). 다만 미국 EDA/CAD 직군은 RTL/PD 만큼 H-1B/Green Card 경쟁이 치열하지는 않지만 절대적인 채용 슬롯 수도 적은 편이라, 이직 사이클이 길 수 있습니다.

EDA vendor 코리아는 base가 IDM보다 약간 낮은 대신 stock (NASDAQ 상장 본사 RSU) 비중이 의미 있게 큽니다. 5년차 Synopsys/Cadence Korea AE 기준 total comp이 동급 IDM보다 추정 10-30% 높게 나오는 경우가 많습니다. 다만 환율과 본사 주가에 따라 변동성이 크니 RSU vesting 4년 평균으로 환산해서 비교하는 게 정직합니다.

8. 진입 장벽 / 이 팀에 가려면

전공은 전자공학·전기공학·컴퓨터공학이 가장 무난합니다. CAD/Methodology는 EE 베이스 위에 SW 엔지니어링 능력이 강한 사람을 선호하는 자리라, 컴공 출신이 디지털 회로/VLSI 수업을 챙겨 들었거나, 전자과 출신이 데이터구조/알고리즘/Linux를 학부 때 진지하게 공부했다면 양쪽 다 강점이 됩니다. 물리학과 출신은 device-aware methodology (예: aging, variation, MC simulation flow) 쪽으로 특화하면 자리는 있으나, 일반 CAD 채용에서는 다소 밀리는 편.

학위는 학사·석사 모두 가능합니다. 석사가 약간 유리하지만 박사는 오버킬이라 보통 EDA R&D (Synopsys/Cadence 본사 algorithm group) 나 학교 EDA 랩 위주로 갑니다. 박사 졸업자가 한국 IDM CAD 팀에 입사해도 처음에는 학사·석사와 비슷한 일부터 시작하니, 박사를 굳이 마칠 거면 algorithm/optimization/ML for EDA 쪽 논문을 갖고 가야 의미가 있습니다.

가장 도움 되는 학부 수업: 디지털 시스템 설계 (Verilog/VHDL), VLSI 설계, 운영체제, 컴파일러, 자료구조와 알고리즘, Linux/시스템 프로그래밍. KAIST/서울대/포항공대/연세대/고려대 모두 디지털 IC 설계 트랙이 있고, 학부 졸업 프로젝트로 OpenLane이나 OpenROAD 흐름을 직접 돌려본 경험이 있다면 면접에서 강력한 카드가 됩니다.

미국·유럽 학교 (UC Berkeley, UIUC, GA Tech, Stanford, Michigan, EPFL) 의 VLSI/EDA 랩 출신은 글로벌 채용에서 큰 가산점이지만, 한국 회사 채용에서는 한국 학교 출신과 거의 동일하게 평가됩니다. 인턴십은 매우 weight를 받습니다. 삼성 LSI/파운드리, SK하이닉스, 텔레칩스, 리벨리온의 여름 인턴 프로그램이 신입 채용으로 직결되는 경우가 많고, 자체 GitHub에 Tcl/Python EDA 자동화 프로젝트 (예: openlane wrapper, STA report parser) 가 있으면 면접에서 화제가 됩니다.

9. 추천 학습 경로

• 책: John Ousterhout, "Tcl and the Tk Toolkit" (Tcl 창시자가 쓴 클래식, 옛날 책이지만 EDA Tcl의 거의 모든 관용구가 여기서 옴); Himanshu Bhatnagar, "Advanced ASIC Chip Synthesis Using Synopsys Design Compiler, Physical Compiler and PrimeTime" (실무 관점); Bruce Wile et al., "Comprehensive Functional Verification" (DV/methodology 양쪽에 도움)
• 강의/MOOC: Coursera "VLSI CAD Part I/II" (UIUC Rob Rutenbar), edX/NPTEL "VLSI Physical Design", 유튜브 "VLSI Academy"·"NPTEL" 채널, Synopsys SolvNet 자체 training (회사 계정 있을 때)
• 핵심 표준 문서: Synopsys SDC (Standard Design Constraints) 공개 LRM, IEEE 1801 UPF 2.x, Liberty Reference Manual (.lib 포맷), LEF/DEF 5.8 spec, IEEE 1685 IP-XACT
• 오픈소스 프로젝트: OpenROAD (RTL2GDS 전체 flow), OpenLane (Skywater PDK용 wrapper, 입문자에게 가장 친절), Yosys (오픈소스 합성), Magic / KLayout (레이아웃), Cocotb (Python 기반 testbench), Verible (Verilog linter). 이력서에 PR 한두 개만 있어도 큰 차별화
• 커뮤니티: DAC (Design Automation Conference, 미국), ICCAD, DVCon, ITC-Asia, 한국에서는 IDEC (반도체설계교육센터) 워크숍과 ETRI/KAIST EDA 세미나, 카카오톡/디스코드 한국 반도체 단체방, LinkedIn EDA 그룹

학습 순서로는 먼저 Verilog로 작은 디자인 (예: 8-bit MIPS, RISC-V 미니 코어) 을 만들고, OpenLane으로 GDS까지 한 번 떨어뜨려 보는 게 가장 효율적입니다. 그 과정에서 SDC를 직접 써보고, log를 Python으로 parsing해서 QoR 리포트를 만들어 보면 사내 CAD 일상을 거의 그대로 체험할 수 있습니다.

10. 한 줄 코멘트

CAD/Methodology는 화려한 자리는 아니지만 회사 모든 디자이너가 매일 의지하는 인프라이고, Tcl/Python/EDA 툴 깊이가 한 번 쌓이면 IDM·팹리스·EDA vendor·해외 어디로든 옮길 수 있는 휴대성이 강한 직군입니다. 다만 5년차 즈음 사내 시니어 자리가 좁아지므로, PD/DV/EDA R&D/SW 인프라 중 어디로 점프할지 미리 그림을 그려야 합니다.

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