VLSI Korea팀 가이드: Failure Analysis (FA) — 죽은 칩 까서 root cause 찾기
FA(Failure Analysis) 팀은 죽은 칩, fail한 wafer, 고객 RMA 샘플을 받아서 왜 죽었는지 물리적/전기적으로 까서 알아내는 팀입니다. FIB로 자르고 SEM/TEM으로 들여다보고 OBIRCH로 hot spot 찾고. 한국 IDM·OSAT 기준 진짜 일상, 연봉 범위, 5년차 이후 어디로 가는지 정리합니다.
VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: FA(Failure Analysis) 팀은 죽은 칩, fail한 wafer, 고객 RMA 샘플을 받아서 왜 죽었는지 물리적/전기적으로 까서 알아내는 팀입니다. FIB로 자르고 SEM/TEM으로 들여다보고 OBIRCH로 hot spot 찾고. 한국 IDM·OSAT 기준 진짜 일상, 연봉 범위, 5년차 이후 어디로 가는지 정리합니다.
1. 한 줄로 말하면
FA(Failure Analysis)는 죽었거나 이상한 칩을 받아서 왜 죽었는지 물리적·전기적으로 까서 알아내는 팀입니다. 라인에서 떨어진 wafer, qualification 단계에서 fail한 부품, 고객이 "이거 동작 안 한다"며 보내온 RMA 샘플 — 이 모든 것이 FA의 책상 위로 올라옵니다. 칩이 만들어지는 큰 흐름에서 보면 design → manufacturing → test 다음 단계, 즉 문제가 터졌을 때 마지막 안전망 자리입니다.
2. 회사 안에서의 자리
대부분의 IDM에서는 Quality & Reliability 본부, 또는 Yield Engineering 본부 산하에 들어갑니다. 삼성전자 DS의 경우 메모리/시스템LSI/파운드리 각각 별도의 FA 조직이 있고, SK하이닉스는 Quality & Reliability 본부 안에 PFA(Product FA) 팀과 Wafer-level FA 팀이 분리되어 운영됩니다. 옆자리에는 Yield Analysis, Process Integration, Reliability Test, Customer Quality 팀이 앉아 있고, 보고는 보통 품질 임원이나 yield 임원에게 올라갑니다.
한국 회사와 외국 회사의 가장 큰 차이는 FA의 무게감입니다. Intel·TSMC·Micron 같은 곳은 FA 엔지니어가 단순히 결과 리포트만 쓰는 게 아니라 process integration 의사결정에 직접 한 자리를 차지합니다. TSMC의 FA는 PhD 비율이 매우 높고 process R&D와 공동 저자 논문도 자주 냅니다. 반면 한국 IDM은 FA가 yield/quality에 종속된 "서비스 조직" 성격이 더 강하고, 팹리스(텔레칩스, 리벨리온, 퓨리오사AI 등)는 사내 FA 조직이 거의 없어 OSAT(Amkor, ASE, SPIL)나 외주 분석 회사(이엔에프, MS-Tech 등)에 의뢰하는 구조입니다. EDA 회사(Synopsys, Cadence)에는 이 팀 자체가 없습니다.
3. 진짜 하루/일주일
아침 9시 출근. 메일을 열면 라인에서 "어제 밤 lot에서 25%가 cold test fail 났다"는 yield 팀 알림, 고객사로부터 "필드에서 0.3% return rate"라는 8D 리포트 요청, qualification 팀의 "HTOL 1000h에서 5/77 fail" 보고 — 케이스가 세 개쯤 큐에 쌓여 있습니다. 우선순위는 보통 고객 RMA > qualification > line yield 순. 고객 화면이 가장 시끄럽기 때문입니다.
오전 10시쯤 케이스 리뷰 미팅. 어제 ATE에서 돌린 fault isolation 결과 — 어떤 패턴에서 fail이 떨어졌는지, 어느 net이 의심스러운지 — 를 두고 design 팀, test 팀과 함께 가설을 세웁니다. "이건 metal 5 short 같다", "아니다, sense amp가 weak해서 corner에서만 fail하는 거다". 가설이 모이면 샘플을 lab으로 가져갑니다.
오후는 lab 시간. Decap(패키지 까기) 의뢰를 외주 또는 사내 팀에 넘기고, die가 나오면 EMMI(emission microscope)로 hot spot 보거나 OBIRCH/TIVA로 결함 위치를 좁힙니다. 위치가 어느 정도 좁혀지면 FIB(Focused Ion Beam, 보통 Thermo Fisher Helios나 Hitachi 장비)로 cross-section을 자릅니다. 자른 단면을 SEM으로 찍고, 더 미세한 게 필요하면 TEM 샘플을 만들어 외부 분석실에 의뢰합니다. 한 케이스에 빠르면 사흘, EDX/EELS까지 가면 2주가 걸립니다.
저녁에는 보고서. PowerPoint나 사내 LIMS 시스템에 "failure mode: gate oxide breakdown at M2 via", "root cause candidate: CMP dishing at C7 step" 같은 형식으로 정리합니다. 사진 한 장에 전체 의사결정이 걸리는 일이 자주 있어서 SEM 이미지의 contrast 하나하나가 다 정치적입니다.
주간 사이클로 보면, 라인이 안정적인 평시에는 5시 반~6시 반 퇴근이 일반적이지만, 고객 escalation이 터지거나 yield excursion이 발생하면 그 주는 야근 + 주말 출근이 거의 확정입니다. 새 공정 ramp-up 시기(예: GAA 3nm 양산 직후, HBM3E 초기 ramp)에는 케이스가 폭발적으로 들어와 6개월~1년간 lab 출입이 일상이 됩니다.
4. 핵심 기술 스택
- 물리 분석 장비: FIB (Helios, Hitachi NX5000), SEM, TEM, FIB-SEM dual beam, EDX/EELS, AFM
- 전기 분석 장비: EMMI(emission microscope), OBIRCH/TIVA, EBIRCH, LIT(lock-in thermography), Liquid Crystal, ATE(Advantest 93000, Teradyne UltraFlex)
- 샘플 준비: decap (chemical/mechanical/laser), delayer, polishing, plasma FIB
- 소프트웨어/언어: Python(데이터 정리, 이미지 처리), MATLAB, JMP, 사내 LIMS, Verdi/Synopsys EDA 툴(layout 좌표 ↔ 실물 mapping)
- 방법론: 8D, FMEA, Ishikawa, root cause hypothesis tree, Weibull/lognormal 수명 분석
- 인접 도메인 지식: device physics(MOSFET 동작·열화 메커니즘 — NBTI, HCI, TDDB, EM), process integration, package(wire bond, flip chip, TSV, HBM stacking), reliability physics
FA의 핵심은 "장비를 다룰 줄 안다"보다 가설을 세울 줄 안다입니다. FIB는 외주를 줘도 되지만, ATE waveform과 device physics를 묶어서 "왜 이 corner에서만 fail이 떨어지는가"를 설명하는 능력은 외주가 안 됩니다. Python은 이미지/로그 자동화 정도, EDA 툴은 layout 위치 추적용으로만 쓰고 RTL은 거의 안 만집니다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 거의 lab tech에 가깝습니다. 선배가 가설을 세우고, 신입은 샘플 준비·SEM 이미지 촬영·기본 OBIRCH 측정 같은 손을 움직이는 일을 합니다. 첫 6개월 동안은 "이 패키지를 어떻게 까야 die가 안 깨지는가", "FIB milling 각도를 어떻게 잡아야 의도한 layer가 노출되는가" 같은 hands-on 감각을 익히는 시기입니다. 보고서는 선배가 80% 써주고 본인은 결과 사진만 붙입니다.
3년차가 되면 본인 명의로 케이스를 owns하기 시작합니다. 고객 미팅에 직접 들어가서 "이 fail mode는 process 쪽 문제이지 design 문제가 아니다"를 설명하고, design/process 팀과 의견 충돌이 났을 때 데이터로 본인 입장을 방어해야 합니다. 첫 진짜 deliverable은 보통 특정 product line의 recurring failure mode 한 개를 종결시키는 8D입니다. 이 시점에 야근의 무게감을 처음 체감합니다.
5년차는 갈림길입니다. 한쪽은 senior FA — 새 공정 ramp 케이스를 lead하고, 후배 2~3명을 데리고 일하는 길. 다른 쪽은 인접 팀 이동 — Yield Engineering, Reliability Engineering, Process Integration, Customer Quality. 솔직히 말하면 FA에서 임원 트랙은 좁습니다. 한국 IDM 기준 FA 출신 부장/임원은 yield 임원의 1/3~1/5 수준이고, 팹리스는 FA 조직 자체가 없어 갈 자리가 없습니다. 그래서 5년차 즈음 reliability나 process로 trampoline 점프를 하는 게 흔한 경로입니다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 사내 FA 조직을 제대로 운영하는 곳은 사실상 삼성전자 DS, SK하이닉스, 매그나칩, DB하이텍 정도입니다. 삼성 메모리(DRAM/NAND/HBM)와 파운드리 FA가 가장 규모가 크고 장비 라인업도 가장 좋습니다. SK하이닉스는 HBM 양산 ramp 이후 PFA·Wafer FA 인력을 공격적으로 뽑고 있어서 2024~2026년 시장 수요가 가장 강한 회사입니다. 매그나칩·DB하이텍은 analog/specialty 공정 FA로 특화되어 있어 narrow하지만 안정적입니다.
팹리스(텔레칩스, 리벨리온, 퓨리오사AI, 오픈엣지)는 자체 FA 인력이 사실상 0~1명입니다. 있어도 "OSAT 의뢰 관리자" 역할이라 hands-on 분석은 거의 안 합니다. OSAT 쪽으로 가면 Amkor 코리아, ASE 코리아, SPIL이 분석 서비스를 제공하는데, IDM보다 임금은 약 70~85% 수준이지만 다양한 customer 케이스를 보는 장점이 있습니다.
외국계 옵션은 의외로 열려 있는 편입니다. TSMC 신주(Hsinchu)와 Intel(미국 오리건/이스라엘 키르얏 갓), Micron(아이다호 보이지·대만), GlobalFoundries(독일 드레스덴/미국 말타)는 한국 출신 PhD/석사 5년차 FA 엔지니어를 정기적으로 뽑습니다. 영어로 written report를 쓸 수 있다면 글로벌 점프 가능성은 design팀보다 오히려 높은 편 — 장비와 방법론이 글로벌 표준이라 transferable하기 때문입니다. 글로벌 점프 시 임금은 한국 대비 1.6~2.2배(US 기준)로 뜁니다.
7. 연봉 가이드 (2026년 기준 한국)
아래 숫자는 잡플래닛, 링크드인 salary, 사람인, 그리고 현직자 인터뷰 데이터에 기반한 추정입니다. 성과급, 사이닝 보너스, 주식 보상은 별도. 삼성/하이닉스 기준이며 매그나칩·DB하이텍은 약 75~85%, OSAT는 70~85% 수준입니다.
- 신입 (학사): 약 ₩5,000만 ~ ₩5,500만 (성과급 포함 약 ₩5,800만 ~ ₩6,500만)
- 신입 (석사): 약 ₩5,800만 ~ ₩6,500만 (성과급 포함 약 ₩6,800만 ~ ₩7,800만)
- 3-5년차: 약 ₩7,500만 ~ ₩1억 (성과급 포함)
- 시니어 (8년+): 약 ₩1.1억 ~ ₩1.5억 (책임/수석급, 스톡옵션·RSU 별도)
외국계 비교를 위해 환산하면, US Intel/Micron 기준 mid-level FA 엔지니어 (PhD 3-5년차) 총 보상은 약 USD 165k ~ 220k (₩2.2억 ~ ₩3.0억, 환율 1,360원 가정), TSMC 신주는 NTD 기준 약 ₩1.3억 ~ ₩1.8억(현금) + 성과급. 한국 IDM 대비 1.5~2배 수준이지만, 생활비·세금·주거비를 고려하면 실수령 격차는 30~60% 정도로 좁혀집니다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학/재료공학/물리/화학공학이 주력입니다. 컴공/SW 전공은 거의 없습니다. FA가 device physics와 process를 깊게 다루기 때문에, RTL 위주의 학부 전자공학 커리큘럼만으로는 부족하고 반도체 소자(MOSFET, BJT, memory cell), 반도체 공정(litho, etch, CMP, deposition), 신뢰성 물리(NBTI, EM, TDDB) 수업을 들어둔 사람이 유리합니다.
학위 권장도는 석사 ≥ 박사 > 학사 순. 학사로도 가능은 하지만 lab tech 포지션부터 시작해 3년차에 owned 케이스로 올라가는 데 더 오래 걸립니다. 석사 2년 동안 SEM/TEM/FIB 한 번이라도 직접 만져본 경험이 있으면 신입 면접에서 매우 큰 가점입니다. 박사는 국내(서울대·KAIST·POSTECH·연세·고려·한양 반도체 그룹) 또는 미국(스탠퍼드, UCB, 퍼듀, 조지아텍, 애리조나주립) 출신이 일반적이고, 박사 출신은 입사 시점부터 senior FA 트랙으로 들어가는 경우가 많습니다.
인턴십은 weight가 높은 편입니다. 삼성/하이닉스 인턴은 거의 신입 직행 티켓에 가깝고, 외국계는 TSMC summer intern·Intel intern이 글로벌 점프의 발판이 됩니다. 학회는 IRPS(IEEE International Reliability Physics Symposium), ISTFA(International Symposium for Testing and Failure Analysis), IEDM 정도가 FA 분야의 핵심 conference. 학부생은 IRPS 워크샵 자료라도 찾아 읽어두면 면접에서 화제가 생깁니다.
9. 추천 학습 경로
- 책: 1) Microelectronics Failure Analysis: Desk Reference (ASM International, 7th ed.) — 현직자 책상 위 표준 레퍼런스. 2) Failure Analysis of Integrated Circuits (Wagner ed., Springer) — 방법론 위주. 3) Reliability Wearout Mechanisms in Advanced CMOS Technologies (Bravaix & Reza, Wiley) — physics가 약한 사람에게 필수.
- 강의/MOOC: edX의 "Semiconductor Devices"(Purdue), Coursera의 "VLSI CAD" 일부 모듈, 그리고 SEMATECH(현 SEMI)에서 공개한 yield/FA 튜토리얼 PDF. YouTube에서는 ASM/EDFAS 채널의 ISTFA 발표 녹화가 무료이고 실전에 가깝습니다.
- 핵심 논문/표준 문서: JEDEC JESD22 시리즈(스트레스 테스트), JESD47(qualification), MIL-STD-883(군용 기준이지만 방법론 표준), IRPS proceedings 최근 5년치, IEDM의 reliability 세션. EOS/ESD 분야는 ESDA 가이드라인.
- 오픈소스 / 실습 가능한 것: FA 자체는 장비 의존이라 오픈소스가 거의 없지만, OpenROAD나 SkyWater 130nm PDK로 칩을 직접 tape-out해서 패키지 깐 다음 SEM 이미지를 찍어보는 "Tiny Tapeout" 프로젝트가 학부생 포트폴리오로 매우 강력합니다. 이미지 분석 자동화는 OpenCV·scikit-image로 사이드 프로젝트 가능.
- 커뮤니티: EDFAS(Electronic Device Failure Analysis Society) 멤버십, 국내는 한국마이크로전자및패키징학회(KMEPS), LinkedIn의 #failureanalysis 태그, 국내 카카오톡 "반도체 신뢰성/품질" 오픈채팅방 일부.
10. 한 줄 코멘트
FA는 deliverable이 매우 visible하고(yield/품질에 직결), 글로벌 점프 옵션이 design팀보다 오히려 열려 있지만, 본질적으로 reactive한 사이클이라 "내가 만든 것"이라는 자부심은 약합니다. 5년차에 senior FA로 남거나 reliability/yield/process로 점프하는 두 갈래가 명확히 갈리고, 한국 시장에선 임원 트랙이 좁아 매그나칩·하이닉스·외국계로의 lateral move를 미리 그려두는 게 현실적입니다.
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