팀 가이드: Post-Silicon Validation / Bringup — 첫 칩을 깨우는 lab의 사람들

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: Tapeout 후 6주, fab에서 첫 샘플이 도착하면 그때부터 진짜 일이 시작된다. Post-silicon validation은 lab에서 칩을 깨우고, silicon-only 버그를 잡고, 양산까지 끌고 가는 팀이다. 한국 IDM과 팹리스 기준으로 이 팀의 실제 일상, 연봉 범위, 이직 시장 가치, 진입 경로를 정리한다.

1. 한 줄로 말하면

Post-silicon validation 팀은 fab에서 첫 실리콘 샘플이 도착한 순간부터 양산 ramp-up이 끝날 때까지, lab에서 칩을 깨우고 silicon-only 버그를 잡아내는 사람들이다. Pre-silicon 단계의 simulation과 emulation으로는 절대 잡히지 않는 이슈 — process variation, package 기생성분, analog 마진, thermal hot spot, DDR PHY training 실패 — 가 모두 여기서 드러난다. SoC 한 세대의 운명, 그리고 회사의 분기 매출이 이 팀의 디버그 속도에 달려 있다.

2. 회사 안에서의 자리

조직상 명칭이 회사마다 다르다. 한국 IDM에서는 보통 "제품기술", "SoC 검증", "Lab Validation" 같은 이름으로 묶이고, 외국계에서는 Silicon Validation, Post-Si Engineering, SoC Bringup, Product Engineering 등으로 불린다. 보고 라인은 대개 SoC 본부장 또는 Product Engineering VP 산하에 들어간다. RTL 디자인 팀, DFT(Design-for-Test) 팀, 펌웨어 팀, 패키지/SI 팀, 시스템 검증팀과 매일 부딪히며 일한다.

회사 유형별로 색깔이 꽤 다르다. 삼성 LSI나 SK하이닉스 같은 한국 대형 IDM은 조직이 크고 역할이 잘게 나뉘어 있어, analog bringup, digital functional, characterization, reliability가 별개 팀이다. 텔레칩스, 리벨리온, 퓨리오사AI 같은 국내 팹리스는 인력이 빠듯해 한 사람이 board bringup부터 firmware 디버그, characterization까지 다 본다. Intel/Nvidia/Apple 같은 글로벌 회사는 IP block 단위로 owner가 정해져 있고, designer와 validator가 같은 팀에 섞여 있는 경우도 흔하다. TSMC와 Samsung Foundry의 경우는 customer 칩 bringup을 지원하는 별도 조직이 있다.

3. 진짜 하루/일주일

일이 "진짜로" 돌아가는 패턴은 칩 라이프사이클에 따라 극단적으로 다르다. Pre-silicon 단계 — 즉 tapeout 6개월 전부터 — 는 책상에서 보내는 시간이 길다. Test plan 문서를 쓰고, characterization vector를 정의하고, validation board의 schematic을 review하고, lab automation script를 짠다. 이때는 9시 출근 6시 퇴근이 가능하다.

Tapeout이 끝나고 fab에서 wafer가 나오면 분위기가 바뀐다. 보통 첫 engineering sample(ES1)이 도착하는 D-day는 새벽부터 lab이 켜져 있다. 패키지된 칩을 socket에 꽂고, 전원 인가 전 short check, 그다음 power-on. 첫 부팅에서 boot ROM이 "PASS" 한 줄을 띄우는 순간이 그 분기 가장 큰 이벤트다 — 안 뜨면 거기서부터 며칠~몇 주의 디버그가 시작된다.

Bringup phase는 보통 1~3개월. 하루 일과는 대략 이렇다. 9시 출근, 9시 30분 daily standup에서 어제 발견한 이슈를 design 팀과 공유. 10~12시 lab에서 oscilloscope와 logic analyzer로 신호 측정. 점심 후 1시 30분부터 측정 데이터 분석, JTAG으로 register dump, scan chain unload. 4시쯤 design 팀에 디버그 결과 1차 정리해서 전달하고, ECO가 필요한지 workaround로 갈지 회의. 6시 evening sync로 마무리. 이슈가 critical path에 걸려 있거나 ramp 일정이 빡빡하면 그날 저녁부터 다음 날 새벽까지 lab에 남아 있는 일이 흔하다. 주말 출근도 bringup 첫 달엔 일상이다.

Bringup이 안정되고 RTL freeze가 나면 characterization phase로 넘어간다. 이 단계는 비교적 규칙적이다. ATE(Automatic Test Equipment)나 lab bench에서 voltage·temperature·frequency를 sweep하며 Shmoo plot을 찍고, corner lot 분석, yield report 작성. 칩 한 개 사이클이 보통 12~18개월이라 한 해에 두 번쯤 "야근 시즌"이 온다고 보면 맞다. 마라톤이지만 sprint도 섞여 있다.

Deliverable은 시기별로 다르다. Bringup phase에는 silicon health report, errata 문서, characterization 데이터셋, mass production 진입 가능 여부에 대한 sign-off 문서. 이 sign-off가 안 나오면 칩이 시장에 못 나간다.

4. 핵심 기술 스택

• 언어/포맷: Python (lab automation, 데이터 분석), C/C++ (firmware, test code), Tcl (EDA·ATE script), shell, 그리고 JTAG/SWD command script
• 측정 장비: Keysight/Tektronix 오실로스코프, logic analyzer, BERT(Bit Error Rate Tester), spectrum analyzer, SMU(source meter), thermal chamber, Lauterbach Trace32 또는 Segger J-Link 같은 JTAG debugger, PCIe/USB/DDR protocol analyzer
• EDA/SW 툴: Verdi (waveform 비교), VCS (회귀), TestStand 또는 자체 lab framework, ATE 측의 Advantest 93000·Teradyne UltraFLEX, 사내 yield 분석 툴
• 방법론: scan dump 및 ATPG fault model 해석, JTAG boundary scan, IDDQ test, Shmoo plot, characterization corner sampling, errata 분류 체계
• 인접 도메인 지식: 디지털 회로, STA timing(왜 이 path가 hold violation을 silicon에서만 일으키는지 추적해야 함), signal integrity, power delivery network, DDR/PCIe/USB PHY training, low-power UPF flow

측정 장비를 "손으로" 다루는 능력이 의외로 진입 장벽이다. probe를 정확한 ball에 대고, ground loop를 잡고, oscilloscope trigger를 제대로 거는 건 책으로는 배워지지 않는다. Python으로 ATE를 자동화해 본 경험은 어디서나 환영받는다 — bringup 시간을 단축하는 가장 직접적인 무기이기 때문이다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차는 "손"으로 일한다. 선배가 짠 test script를 돌리고, lab board를 fab/조립하는 외주 업체와 소통하고, 측정 데이터를 엑셀과 Python pandas로 정리해서 보고서에 붙여 넣는 게 주된 일이다. 회로 schematic을 봐도 절반은 모르고, design 팀과의 회의에서는 듣기만 한다. 칩 한 개의 1/N 정도 IP block에 대해 "이쪽은 내가 좀 안다" 정도가 되면 1년차로서는 괜찮다.

3년차가 되면 한 IP block 또는 한 subsystem(예: PCIe controller, DDR PHY, security island)의 bringup owner가 된다. Test plan을 본인이 직접 쓰고, silicon issue가 발견됐을 때 root cause analysis를 주도하고, design 팀에 "RTL bug"인지 "timing 문제"인지 "layout/SI 문제"인지를 데이터로 증명해서 들이민다. 이 단계에서 design·DFT·펌웨어 팀과의 정치력이 본격적으로 필요해진다 — 누구의 책임인지를 두고 회의실에서 싸우는 일이 잦기 때문이다.

5년차는 칩 한 개의 전체 bringup을 lead 한다. Sample 도착부터 mass production sign-off까지의 일정과 인력을 짠다. ECO를 칠지 workaround로 갈지의 최종 의견을 product manager에게 직접 제시한다. 한국 대기업에서는 이쯤이 책임/수석 직급의 시작이고, 외국계에서는 Senior Engineer/Staff Engineer 트랙 분기점이다. 정직하게 말하면, 5년차에 도달했는데 여전히 "누가 시킨 측정만 한다"면 이 팀에서의 미래는 없다 — 이직을 진지하게 검토할 시점이다.

6. 한국 시장에서의 평가 (이직 시장 가치)

한국에서 post-silicon validation 인력을 꾸준히 뽑는 곳은 대략 세 그룹이다.

대형 IDM: 삼성전자 시스템LSI(Exynos, automotive SoC), 삼성 파운드리(고객 칩 bringup 지원), SK하이닉스(DRAM/NAND/CXL controller). 조직이 크고 장비가 좋고 연봉이 안정적이다. 단점은 IP block 단위로 역할이 좁아질 수 있고, 의사결정 사이클이 느리다는 것.

국내 팹리스: 텔레칩스(automotive), LX세미콘(display driver), 리벨리온·퓨리오사AI·딥엑스(AI accelerator), 노바칩스, 어보브반도체, 픽셀플러스 등. 인력 한 명이 책임지는 영역이 넓어 성장 속도가 빠르고, 스톡옵션 가능성이 있다. 단점은 lab 인프라가 IDM보다 빈약해서 "개고생"하는 경우가 많고, 회사 자체의 생존 리스크가 있다는 것. 특히 AI 칩 스타트업들은 2025~2026년 funding 환경 변화에 민감하다.

외국계 한국 R&D 센터: MediaTek 코리아, Marvell 코리아, Synopsys/Cadence 코리아(IP validation 일부), Qualcomm 코리아 등. 글로벌 칩의 bringup에 참여하므로 경험 폭이 넓어지고, 연봉 협상력이 가장 좋은 그룹이다.

글로벌 옵션도 활발한 편이다. Post-silicon은 "loud, fast, hands-on" 경험이 그대로 전이되기 때문에 미국(Intel, Nvidia, AMD, Apple, Qualcomm), 대만(MediaTek 본사, TSMC), 일부 유럽(Infineon, NXP)으로의 경력 이직이 비교적 흔하다. 5년차 이상이면 LinkedIn에서 글로벌 recruiter 컨택이 한 달에 몇 번씩 오는 게 일반적이다. 특히 AI 칩 회사들이 bringup 인력에 굶주려 있다.

7. 연봉 가이드 (2026년 기준 한국)

아래 숫자는 잡플래닛, 링크드인 공개 데이터, 그리고 현직자 인터뷰 기반 추정이다. 회사·직급·성과에 따라 ±20% 편차는 흔하다.

• 신입 (학사): 약 ₩5,000만 ~ ₩6,500만 (대기업 기준, 사이닝 포함 시 상단)
• 신입 (석사): 약 ₩6,500만 ~ ₩8,500만
• 3~5년차: 약 ₩8,000만 ~ ₩1억 1,500만 (팹리스 스톡옵션 별도)
• 시니어 (8년+): 약 ₩1억 2,000만 ~ ₩1억 9,000만 (외국계/스톡/RSU 별도)

회사 유형별 차이도 무시 못 한다. 삼성/하이닉스는 base가 안정적이고 PS·OPI 같은 성과급이 큰 비중을 차지한다. 국내 팹리스는 base가 IDM과 비슷하거나 약간 낮지만 스톡옵션이 붙는 경우가 있고, 회사가 잘되면 한 방이 있다. 외국계 한국 R&D는 base가 IDM보다 10~20% 높고 RSU가 추가된다. US offer로 환산하면 시니어 기준 base USD $180K ~ $250K + RSU가 일반적이며, AI 칩 회사는 그 위로도 가능하다(2026년 기준 환율로 ₩2.5억~₩4억 수준).

8. 진입 장벽 / 이 팀에 가려면

전공은 전자/전기공학이 절대 다수이고, 컴퓨터공학·반도체공학·물리학과도 일부 들어온다. 학부 졸업으로 충분히 시작 가능하지만, 한국 IDM은 석사 우대가 강하다. 박사는 오히려 over-qualified 취급을 받는 경우가 있어, 박사라면 design이나 modeling 쪽으로 가는 게 일반적이다. 박사 학위가 가산점이 되는 건 reliability/HTOL/aging 같은 깊은 분석이 필요한 sub-team이다.

학부에서 가장 도움 되는 수업은 디지털 논리 설계, VLSI 설계, computer architecture, 반도체 소자, 신호 및 시스템, 그리고 의외로 "전자 측정 실험". 마지막은 학교에서 진지하게 안 가르치는 곳이 많은데, 오실로스코프와 spectrum analyzer를 직접 잡아본 경험이 면접에서 가산점이 크다. FPGA 프로젝트(Xilinx/Intel)를 학부 시절에 끝까지 해본 경험, 특히 하드웨어 디버그까지 해본 경험은 이 팀의 면접관이 매우 좋아한다.

한국 학교 vs 미국 학교 차이는 점차 줄어들고 있다. 다만 미국 상위권(Berkeley, MIT, Stanford, Michigan, Georgia Tech, UIUC)에서 RTL 또는 chip tapeout 경험을 한 지원자는 글로벌 회사 한국 지사에서 우대받는다. 인턴십은 매우 중요하다 — 삼성 DS 인턴, 하이닉스 인턴, 또는 국내 팹리스 인턴 경험은 신입 채용에서 사실상 필수에 가깝다.

학회 발표(ISSCC, VLSI Symposium, ITC, VTS)나 RISC-V·OpenROAD 오픈소스 기여 경험은 가산점이지만, 이 팀에서는 design 팀만큼 weight 높지는 않다. 대신 "내가 ESP32 board를 설계해서 직접 디버그해 봤다"류의 hands-on 프로젝트가 강한 어필이다.

9. 추천 학습 경로

• 책: Prabhat Mishra, Farimah Farahmandi의 "Post-Silicon Validation and Debug" (Springer, 이 분야의 거의 유일한 정통 교과서). Erik Larsson "Introduction to Advanced System-on-Chip Test Design and Optimization". 한국어로는 이성규의 "VLSI 설계의 정석"이 기초로 좋다.
• 강의/MOOC: NPTEL의 "Hardware Modeling using Verilog"와 "VLSI Testing" 시리즈, Coursera의 "VLSI CAD"(UIUC), 유튜브 채널 EEVblog(전자 측정 직관), Robert Feranec(SI/PI 디버그), ZipCPU(RTL bring-up).
• 핵심 표준 문서: IEEE 1149.1 JTAG, IEEE 1500 SECT (embedded core test), IEEE 1801 UPF, JEDEC DDR4/DDR5/LPDDR5 spec, PCIe Base Specification. 면접에서 "JTAG boundary scan으로 무엇을 할 수 있나" 정도는 막힘 없이 설명할 수 있어야 한다.
• 오픈소스 프로젝트: RISC-V Rocket과 BOOM 코어를 FPGA에 올려서 bringup 해보기. OpenOCD로 JTAG 직접 다뤄보기. Verilator로 self-checking testbench 짜기. OpenLane/OpenROAD로 작은 칩 한번 끝까지 흘려보기. 이력서에 "내 손으로 silicon에 올려본 RTL"이 한 줄이라도 있으면 게임이 다르다.
• 커뮤니티: 한국전자공학회 SoC 연구회, IEEE SSCS Korea Chapter, RISC-V International의 Slack, ChipsAlliance Discord. 국내 모임으로는 KAIST·서울대·연세대·성균관대의 SoC 연구실 졸업생 비공식 네트워크가 의외로 강력하다.

10. 한 줄 코멘트

Post-silicon validation은 칩이 망가지면 가장 먼저 욕먹고 칩이 잘 돌아가면 design 팀이 칭찬받는, 다소 억울한 자리다. 그러나 5년만 견디면 회사 안에서 그 칩의 silicon health를 통째로 알고 있는 유일한 사람이 된다 — 어떤 IP가 약하고 어떤 corner가 위험한지, 어떤 PHY가 production yield를 갉아먹는지. 그 지식은 fabless든 IDM이든 글로벌이든 어디서나 비싸게 팔린다.

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