팀 가이드: Product Engineering — Design ↔ Fab ↔ ATE 사이의 다리

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: Product Engineering(PE)은 설계와 Fab, ATE 사이를 잇는 다리다. 양산 yield와 test program, characterization을 책임지는 팀의 실제 하루, 1~5년차 성장 곡선, 2026년 한국 시장 연봉, 그리고 IDM/팹리스/외국계 이직 옵션까지 현직자 시점으로 정리했다.

1. 한 줄로 말하면

Product Engineering(이하 PE)팀은 설계가 끝난 칩을 양산까지 끌고 가는 다리다. 설계팀(Design)이 만든 RTL과 GDS, Fab이 찍어 보낸 첫 wafer, OSAT(외주 패키지/테스트 업체)에서 돌아가는 ATE(자동 테스트 장비) 사이에서 벌어지는 모든 문제를 묶어서 책임진다. 한 마디로 “이 칩이 진짜 팔릴 수 있는 상태인가”를 데이터로 증명하는 팀이다.

2. 회사 안에서의 자리

한국 IDM(삼성전자 LSI/메모리, SK하이닉스)에서 PE팀은 보통 사업부 산하 양산기술/품질본부 안에 있다. 옆자리는 DFT(Design for Test), Test Engineering, Yield Engineering, Reliability, Customer Quality. 위로는 사업부장 또는 양산기술 임원에게 보고하고, 아래로는 OSAT 협력사 PE 엔지니어들과 일상적으로 협업한다.

팹리스(텔레칩스, LX세미콘, 리벨리온, 퓨리오사AI, 사피온, 넥스트칩)에서는 PE 조직이 훨씬 작다. 5~20명 규모로, Design팀 옆방에 붙어 있고 OSAT(앰코, ASE, 시그네틱스, 네패스)를 외주로 굴리며 yield와 test를 관리한다. 사람 한 명이 chip 한 개를 처음부터 끝까지 들고 가는 경우가 흔하다.

외국계(TSMC, Qualcomm, Nvidia, Intel, AMD, Apple)에서는 Product Engineering, Test Engineering, Yield Engineering이 명확하게 분리되어 있고 PE는 신제품 도입(NPI, New Product Introduction)을 owning 하는 역할이 강하다. Synopsys/Cadence 같은 EDA 회사에는 PE라는 직군이 사실상 없다.

3. 진짜 하루/일주일

9시쯤 자리에 앉아서 가장 먼저 하는 일은 어제 밤사이 OSAT에서 돌아간 ATE 로그와 yield map을 확인하는 것이다. 어떤 lot에서 fail bin이 튀었는지, 특정 die 위치에서 systematic한 fail이 보이는지, 이상값이 있으면 OSAT PE 담당자한테 메일/메신저로 즉시 던진다. 한국 회사라면 9시 30분 또는 10시에 팀 daily standup이 있고, 신제품 ramp 중이라면 아예 30분짜리 yield 회의가 매일 잡혀 있다.

오전에는 보통 Design팀과 silicon bring-up 결과를 공유하는 회의가 있다. 첫 실리콘이 lab에 들어왔을 때 어느 IP가 안 돈다, scan chain이 끊겼다, PLL이 lock을 못 잡는다 같은 이슈를 데이터로 보고하고, 디자이너가 “이건 metal fix로 가능한가, full mask spin이 필요한가”를 결정한다. PE는 이때 ATE 로그, scope 파형, characterization 결과를 정리해서 가지고 들어가야 한다. 회의에서 “데이터 좀 더 봐야 할 것 같습니다”라고만 하고 끝나면 그날 저녁이 길어진다.

점심 후에는 테스트 프로그램 디버깅이 본업이다. 새 칩에 대해 ATE 위에서 도는 test program이 stable한지, coverage가 충분한지, 혹시 test escape(불량을 못 잡는 case)이 없는지 본다. 코드는 보통 C/C++ 또는 ATE 벤더가 제공하는 환경(Advantest 93000의 SmarTest, Teradyne UltraFLEX의 IG-XL) 위에서 짜고, Tcl과 Python으로 자동화한다. 한 번에 잘 돌면 30분이지만, 막히면 하루가 통째로 사라진다.

주중 한두 번은 lab에 들어간다. characterization을 위해 직접 보드에 칩을 꽂고 oscilloscope, BERT, network analyzer를 잡고 voltage/temperature/frequency corner를 sweep한다. shmoo plot을 그리고 marginal한 path를 찾는다. 디자이너가 “spec margin 충분합니다”라고 했던 게 corner에서 진짜로 확보되는지 확인하는 게 PE의 일이다. 여기서 margin이 모자라면 ECO를 결정해야 하고, 결정이 늦으면 양산 일정이 통째로 밀린다.

주기는 제품 라이프사이클에 따라 다르다. 첫 실리콘이 들어온 직후 한 달은 거의 야근, 야근, 야근이다. 모든 IP를 한 번씩 다 돌려봐야 하고, 매일 새로운 이슈가 튀어나온다. ECO/metal fix를 결정해야 하는 시점은 1~2주 안에 결판이 나야 하기 때문에 압박이 크다. 그 후 RTL freeze가 끝나고 양산 ramp가 시작되면 한두 달은 데이터 정리와 spec 문서화 시즌이다. 양산이 안정되면 다른 신제품 NPI에 합류하거나 customer return analysis(고객사에서 돌아온 fail die 분석) 모드로 들어간다. 이 사이클이 1년에 두세 번 돈다.

4. 핵심 기술 스택

• 언어/포맷: C/C++ (테스트 프로그램), Python (데이터 분석/자동화), Tcl/Perl (레거시 스크립트), Verilog/SystemVerilog (디자인 이해 수준)
• ATE 플랫폼: Advantest 93000 (SoC, 디지털 위주), Teradyne UltraFLEX/J750 (메모리/로직), Eagle Test (저비용), Cohu/LTX-Credence handler
• EDA 인접: Synopsys TetraMAX, Mentor Tessent (DFT/ATPG 결과 읽기), PrimeTime (STA 결과 해석), Calibre (layout 식별)
• 데이터 분석: JMP, Spotfire/Tableau, Python pandas/scipy, KLA Klarity Defect, in-house yield management 시스템
• 측정 장비: oscilloscope (Tektronix/Keysight), BERT, network analyzer, thermal forcing system, probe station
• 방법론/도메인: SPC(통계적 공정관리)와 Cpk, scan/ATPG, MBIST, JTAG/IEEE 1149.1, IEEE 1687 IJTAG, IDDQ, BIST, shmoo plot, FA(Failure Analysis)

언어는 깊지 않아도 된다. 대신 데이터를 읽는 통계적 직관이 필수다. 학부에서 통계 한 학기는 거의 무조건 들어야 한다고 본다. ATE 환경은 회사마다 달라서 입사 후 6개월 정도 따라가는 시간이 필요하고, 이건 학교에서 미리 배우기 거의 불가능하다. 학부생이 PE를 노린다면 “ATE 안 써봤다”는 약점은 누구나 똑같으니 너무 부담 갖지 않아도 된다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차는 사실상 견습이다. 선배가 짜놓은 테스트 프로그램의 한 부분(예: IO test, PLL test, 특정 IP)을 받아서 small fix와 yield monitoring을 한다. 매일 fail bin 데이터를 정리해서 보고하는 게 주 업무다. 회의에서 의사결정 권한은 거의 없다. 이 시기에 칩 전체 흐름과 ATE 환경을 익히는 게 핵심이다. 1년차가 끝날 즈음에 “shmoo 한 장을 보고 어디가 문제인지 30초 안에 짚을 수 있는가”가 작은 분기점이 된다.

3년차쯤 되면 한 도메인을 owned 하기 시작한다. 예를 들어 “IO characterization 전체”라든지 “특정 SoC 제품의 power test 책임자” 같은 식이다. 신제품이 들어오면 그 도메인에 대해 plan을 짜고, 디자이너와 직접 협상하고, OSAT에 spec을 던진다. 첫 ECO 결정에 의견을 내기 시작하는 시기. 이때 customer return 케이스 한두 건을 root cause까지 끌고 가본 경험이 있으면 시장에서 가치가 확 뛴다.

5년차쯤 되면 갈림길이 명확해진다. 신제품 PE lead가 되어 NPI 한 건을 처음부터 양산까지 끌고 가본 사람은 IDM 안에서 매니저 트랙으로 가거나, 팹리스로 이직해서 PE 팀장 자리를 노릴 수 있다. 반대로 5년이 되도록 단일 도메인 안에만 머물러 있으면 시니어 자리는 좁아진다. 이 팀의 정직한 진실은, 5년차에 “신제품을 owning한 경험”이 있느냐 없느냐가 그 후 10년의 연봉 곡선을 결정한다는 것이다.

6. 한국 시장에서의 평가 (이직 시장 가치)

한국에서 PE 인력을 가장 많이 운영하는 곳은 삼성전자(LSI 사업부 + 메모리사업부 양산기술)와 SK하이닉스(메모리 양산기술/품질본부)다. 두 회사 합쳐서 PE 직군 인력만 수천 명 단위. 신입 채용도 많고, 사내 이동도 활발하다.

팹리스 쪽은 텔레칩스, LX세미콘, 리벨리온, 퓨리오사AI, 사피온, 넥스트칩 등이 PE를 운영한다. 다만 조직 규모가 작아서(5~20명) 신입을 키울 여유가 적고, 보통 IDM에서 3~5년 경험한 인력을 데려가는 형태다. 즉 신입으로 팹리스 PE에 직접 가는 길은 좁은 편이다.

OSAT(외주 패키지/테스트)에서는 앰코코리아, 시그네틱스, 네패스, 하나마이크론 등이 PE 직군을 운영한다. 일은 많지만 연봉/처우는 IDM/팹리스보다 한 단계 낮다. 신입으로 시작하기에는 진입 장벽이 가장 낮은 트랙이고, 2~3년 후 IDM/팹리스로 이직하는 경로가 자주 보인다.

외국계는 옵션이 좁다. Qualcomm Korea, MediaTek Korea, ARM Korea는 PE보다 Design 또는 SW가 메인이고, Nvidia/AMD/Intel 한국 오피스에는 PE 직군이 사실상 없다. 글로벌 옵션을 노린다면 대만(TSMC, MediaTek 본사)과 미국(Apple, Qualcomm, Nvidia, Intel) 본사 진출이 현실적이고, 이 경우 IDM에서 5년 이상 신제품 NPI 경험이 있는 사람만 면접 자리를 받는다.

한 줄 요약: PE는 한국 안에서 안정적인 수요는 있지만, 외국계로 직접 점프하기 위한 글로벌 시장가치는 Design 팀보다 한 단계 낮다. 대신 IDM에서 매니저 트랙을 타고 올라가기에는 디자이너보다 유리한 면이 있다.

7. 연봉 가이드 (2026년 기준 한국)

아래 숫자는 잡플래닛, 링크드인, 그리고 현직자 인터뷰를 종합한 추정치다. 회사/사업부/평가에 따라 ±15% 정도 흔들리고, 사이닝 보너스/성과급은 별도다.

• 신입 (학사, 삼성/하이닉스): 약 ₩5,200만 ~ ₩6,000만 (성과급 PI/PS 포함 시 약 ₩6,500만 ~ ₩7,500만 수준)
• 신입 (석사, 삼성/하이닉스): 약 ₩5,800만 ~ ₩6,800만 (총보상 약 ₩7,500만 ~ ₩8,800만)
• 신입 (팹리스, 텔레칩스/리벨리온/퓨리오사): 약 ₩5,000만 ~ ₩7,500만 (스톡옵션 별도, 후기 스타트업은 옵션 비중 큼)
• 3-5년차 (대기업): 약 ₩7,500만 ~ ₩1억 1,000만 (성과급 포함)
• 3-5년차 (팹리스): 약 ₩8,000만 ~ ₩1억 3,000만 (스톡 별도)
• 시니어/책임 (8년+, 대기업): 약 ₩1억 2,000만 ~ ₩1억 8,000만
• 시니어 (외국계 본사 US 오퍼): 약 USD 180k ~ 250k base + 30~50% RSU/보너스 (≈ ₩2억 5,000만 ~ ₩4억 환산, 환율/주가 변동)

OSAT는 위 범위에서 대략 15~25% 낮다고 보면 된다. 외국계 한국 오피스는 PE 직군 자체가 적어 비교 표본이 부족하지만, 같은 연차 기준 대기업 + 약 20% 정도가 일반적이다.

8. 진입 장벽 / 이 팀에 가려면

전공: 전자공학, 전기공학, 반도체공학이 정통 코스. 컴퓨터공학도 가능하지만 면접에서 반도체 소자/회로 기초를 따로 증명해야 한다. 물리/재료공학은 reliability/FA 쪽으로 약간의 길이 있다.

학위: 학부로 진입 가능하다. Design팀과 달리 PE는 학사로도 충분히 채용된다. 다만 삼성/하이닉스 기준 석사 비율이 절반 이상이고, 석사가 첫 진급에서 1년 정도 빠르다. 박사는 PE에서는 오히려 over-qualified로 평가될 수 있어 수율/소자물리 R&D 쪽이 더 잘 맞는다.

도움 되는 수업: 디지털 시스템 설계, 반도체 소자, VLSI 설계, 통계학, 신호 및 시스템, 측정 공학. 통계가 의외로 weight가 크다. PE는 매일 SPC chart와 Cpk를 보는 팀이기 때문이다.

인턴십/프로젝트 weight: 삼성/하이닉스 인턴십이 가장 강하다. 그다음으로 팹/측정 관련 학부 연구실 경험, 그리고 학교에서 만든 소형 보드를 직접 측정해본 경험이 있다. 학회 발표는 Design팀처럼 결정적이지는 않지만, ITC(International Test Conference) 또는 VTS(VLSI Test Symposium) 발표 이력은 외국계 면접에서 확실히 무게가 나간다.

한국 학교 vs 미국 학교: 한국 IDM은 한국 학교(서울대, KAIST, POSTECH, 연세대, 고려대, 한양대) 출신을 강하게 선호한다. 미국 학교(특히 Berkeley, Michigan, Georgia Tech, Purdue)는 글로벌 본사 점프에는 유리하지만 한국 IDM 입사에서는 결정적 차이가 없다.

9. 추천 학습 경로

• 책: VLSI Test Principles and Architectures (L.-T. Wang, C.-W. Wu, X. Wen) — DFT/PE 표준 교과서. Yield and Variability Optimization of Integrated Circuits (M. Orshansky) — 양산 yield 통계 모델링. Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits (Bushnell & Agrawal) — 입문서로 가장 많이 추천됨.
• 강의/MOOC: Coursera “VLSI CAD: Logic to Layout” (UIUC), edX “Digital Systems” (UPV), Stanford EE271/EE272 공개 노트, 유튜브 채널 “EEVblog”와 “DigiKey”는 측정 직관 잡는 데 좋다.
• 핵심 표준 문서: IEEE 1149.1 (JTAG/Boundary Scan), IEEE 1500 SECT (Embedded Core Test), IEEE 1687 IJTAG, JEDEC JESD22 (reliability test methods), JESD47 (qualification). 표준 문서는 처음 보면 이상해 보이지만 PE는 이걸 매일 인용해야 한다.
• 오픈소스 프로젝트: OpenLane/OpenROAD (설계 흐름 이해), Cocotb (Python 기반 verification), RISC-V Rocket/CVA6 (직접 합성/시뮬레이션 경험), SkyWater 130nm PDK 기반 학생 칩 제작(MPW 셔틀 활용). 이력서에 “OpenLane으로 small chip을 합성하고 GDS까지 떠봤다”는 한 줄은 면접에서 항상 화제가 된다.
• 커뮤니티: 국내는 IEEK(대한전자공학회) 반도체 소사이어티, 한국반도체디스플레이기술학회. 글로벌은 IEEE Test Technology Technical Council(TTTC), ITC/VTS/ETS 학회. 영어권 Discord/Slack은 r/chipdesign, FOSSi Foundation 채널이 가장 활발하다.

10. 한 줄 코멘트

PE는 데이터로 말하는 팀이고 양산 안정화의 진짜 영웅이지만, 신제품 도입 시즌의 야근 빈도가 높고 5년차에 신제품 owning 경험이 없으면 시니어 자리가 빠르게 좁아진다. IDM에서 NPI 한두 건을 끝까지 끌고 가본 뒤 팹리스 PE 리드로 점프하는 것이 가장 현실적인 경로다.

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