팀 가이드: Silicon Debug — fab에서 돌아온 칩의 버그를 lab에서 잡는 사람들

VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.

핵심 답변: Pre-silicon DV가 아무리 시뮬레이션을 돌려도 100% coverage는 불가능합니다. fab에서 첫 wafer가 돌아온 순간부터 진짜 버그 사냥이 시작되고, 그 최전선에 Silicon Debug 팀이 있습니다. 이 글은 ATE와 logic analyzer 사이를 오가며 칩 안의 버그를 추적하는 이 팀의 진짜 하루, 기술 스택, 한국 시장 가치, 연봉 범위, 그리고 진입 경로를 현직자 시점으로 정리합니다.

1. 한 줄로 말하면

Silicon Debug 팀은 fab에서 갓 나온 첫 silicon (보통 A0 또는 ES1이라 부릅니다)을 lab에 가져와서 "RTL 시뮬레이션에서는 안 보였는데 실제 칩에서는 왜 이러는가"를 추적하는 팀입니다. Pre-silicon DV가 몇 천 시간씩 시뮬레이션을 돌려도 결국 100% coverage는 불가능하고, 첫 wafer가 돌아온 순간부터 진짜 버그 사냥이 시작됩니다. 이 팀은 그 사냥의 최전선이고, fab 비용 수십억원이 걸린 다음 metal mask spin (A1, A2 ...) 여부를 결정짓는 데이터를 만들어냅니다.

2. 회사 안에서의 자리

대부분의 회사에서 Silicon Debug는 Post-silicon Validation 본부 또는 Product Engineering 본부 산하입니다. 옆자리에는 SLT (System Level Test), Characterization, Yield Analysis, FA (Failure Analysis) 팀이 있고, 위로는 design 본부의 RTL/DV/PD 팀, 아래로는 fab과 OSAT 패키징 라인이 연결됩니다. 회의 테이블에서 가장 자주 마주하는 사람은 DV 리드 ("이 fail이 RTL에서 봤던 거랑 같은 패턴이냐"), DFT 엔지니어 ("scan chain 뜯어달라"), 그리고 product manager ("그래서 언제 ship 가능?")입니다.

한국 회사 (삼성 LSI / SK하이닉스 / 팹리스)에서는 보통 "검증실" 또는 "validation 그룹" 안에 묶여 있고, design 팀과 물리적으로 같은 사옥/같은 층에서 일하는 경우가 많습니다. 보고는 검증실장 → 사업부장 라인. 외국계 (Intel/AMD/Nvidia/Apple/Qualcomm)에서는 Silicon Validation 또는 SI&V (Silicon Initialization & Validation) 같은 이름으로 좀 더 독립된 조직으로 운영되고, design 본부와 매트릭스 구조를 이루는 경우가 많습니다. TSMC 같은 순수 파운드리는 이 역할 중 test chip / process validation 부분만 가지고, 진짜 product debug는 customer (팹리스) 쪽에 있습니다.

3. 진짜 하루/일주일

아침 9시. 출근하자마자 ATE (Advantest 93k 또는 Teradyne UltraFlex)가 어젯밤 돌려둔 야간 batch test 결과를 확인합니다. 어떤 die에서 어떤 pattern이 fail했는지 log가 쌓여 있고, fail signature를 wafer map 위에 뿌려서 "코너에서만 fail이냐, 특정 voltage에서만 fail이냐, random이냐"를 일단 봅니다. 이 1차 분류가 그날의 work plan을 결정합니다.

10시. Daily standup. 어제 owner로 잡힌 bug ticket (보통 Jira 또는 사내 bug DB) 진행 상황을 공유합니다. "PCIe LTSSM이 L1 entry에서 hang 걸리는 이슈, scan dump 분석 결과 PHY 쪽 latch 하나가 stuck-at-1로 보임. 오늘 protocol analyzer (LeCroy Summit) 붙여서 link training trace 다시 잡을 예정" — 이 정도가 한 ticket의 한 줄 update입니다.

오전. Lab으로 이동. 자기 bench에는 DUT (Device Under Test) board가 꽂혀 있고, oscilloscope (Keysight Infiniium 같은 30~60GHz 급), logic analyzer (Keysight U4154 등), thermal forcing system (TF), JTAG debugger (Lauterbach TRACE32 또는 자체 toolset)가 줄줄이 연결되어 있습니다. shmoo plot (voltage × frequency 격자에서 pass/fail 분포)을 새로 떠서 fail boundary가 어디서 시작하는지 봅니다. 보통 "이 코너 정도에서만 fail이면 marginal timing path 의심, RTL 버그가 아니라 PD 쪽 hold/setup margin 부족 가능성" 같은 가설이 여기서 나옵니다.

오후. Pattern 작성. ATPG에서 만든 stuck-at pattern으로는 안 잡히는 transition fault나 functional bug는 자체적으로 pattern을 만들어야 합니다. C/Python으로 BIST sequence를 짜거나, scan-based debug를 위해 internal flop value를 dump하는 Tcl script를 돌립니다. RTL의 어느 signal과 silicon의 어느 flop이 매핑되는지 확인하려고 DFT 팀이 만들어둔 mapping DB를 끝없이 뒤집니다.

저녁. RTL 팀에 reproduction 요청. "이 sequence를 simulator에서 그대로 돌렸을 때 같은 결과 나오냐"를 확인해야 silicon-only bug인지, RTL bug인데 DV가 못 잡은 건지 구분됩니다. 후자면 DV로 escalate, 전자면 PD/fab 쪽으로 escalate. 둘 다 정치적인 모먼트라 데이터를 정확히 떠놔야 합니다.

주기적으로 보면, 첫 silicon이 들어온 뒤 4~6주는 거의 매일 야근입니다. "power-on에서 boot이 안 된다", "DDR training이 fail한다", "PCIe link가 안 잡힌다" 같은 1순위 issue는 24시간 안에 root cause를 윗선에 보고해야 하기 때문에, 야간 ATE batch + 새벽 분석 cycle이 돕니다. RTL freeze 후 ~tapeout 직전 구간이나 product가 mass production 단계로 넘어간 뒤에는 비교적 여유가 있고, 이때 다음 product의 DFT/debug feature를 기획하거나 internal tool을 정비합니다.

4. 핵심 기술 스택

• 언어/포맷: Python (자동화/log 파싱/dashboard), Tcl (ATE / EDA tool 제어), Perl (legacy script 유지보수), C (firmware/BIST), Verilog/SystemVerilog (RTL reading 수준)
• EDA / 시뮬레이션 툴: VCS, Verdi (waveform 비교), TetraMAX/Tessent (ATPG pattern 분석), PrimeTime (마진 path 확인 시 STA report)
• Lab 장비: ATE (Advantest 93k, Teradyne UltraFlex/J750), logic analyzer (Keysight U41xx, Tek TLA), oscilloscope (real-time 30~60GHz, Infiniium/MSO), BERT (PCIe/SerDes), protocol analyzer (LeCroy/Tek), thermal forcing system, source measure unit
• 방법론: scan-based debug, IDDQ test, shmoo plotting, voltage/temperature corner sweep, JTAG/IEEE 1149.1 boundary scan, IEEE 1500 SECT (embedded core test), MBIST 분석
• 인접 도메인 지식: STA timing 기본, low-power UPF/CPF, DDR/PCIe/USB 등 standard protocol 동작 원리, package signal integrity 기초

언어보다 장비를 다루는 감과 "signal을 보고 가설을 세우는 직관"이 훨씬 중요합니다. Python을 잘하면 자동화로 자기 시간을 만들 수 있어서 가산점이지만, 결국 진짜 실력은 oscilloscope 화면을 30분 째려보고 "여기 ringing은 board 쪽 reflection 같다"라고 말할 수 있는 능력에서 나옵니다. EDA tool은 "읽을 수 있는 정도"면 됩니다 — 만드는 건 RTL/PD 팀의 일이고, debug는 그 결과물을 진단하는 일입니다.

5. 1년차 → 3년차 → 5년차 성장 곡선

1년차. 처음 6개월은 거의 장비 익히기로 갑니다. ATE 위에서 만들어진 test program을 실행하고, 이미 알려진 bug에 대한 reproduction step을 따라하면서 "왜 이 pattern이 fail signature가 되는지"를 이해합니다. 처음 owned bug는 보통 사소한 것 — board level reset issue, ATE setup 오류, 또는 "같은 fail이 다른 lot에서도 보이냐" 확인 같은 검증성 작업. RTL을 거의 안 보고도 일이 굴러가는데, 이게 1년차의 함정입니다. RTL/DV 감각이 같이 안 자라면 3년차에 막힙니다.

3년차. 첫 진짜 owned silicon bug가 옵니다. "PCIe Gen4에서 특정 link partner와만 retraining이 자주 일어난다" 같은, 회의실에 design 본부 사람들이 모여 앉아 답을 기다리는 종류의 ticket. Root cause를 찾고, RTL/DFT/PD 어디서 fix할지 제안하고, 다음 metal spin까지의 workaround (firmware patch 또는 fuse 설정)를 제시할 수 있어야 합니다. 이 단계에서 "silicon bug owner"라는 이력이 이력서에 박히기 시작합니다.

5년차. Cross-functional debug lead. 한 product의 silicon bring-up 전체 phase를 owner로 끌고 가본 경험, 또는 한 IP block (DDR controller, PCIe, USB, SerDes 등) 의 모든 silicon을 책임진 경험이 쌓입니다. 여기서 갈림길이 명확해집니다 — (a) 같은 회사 내 시니어 IC validation engineer로 머물러 IP/product를 점점 키워가는 길, (b) DV 또는 DFT 팀으로 옮겨 pre-silicon 쪽으로 reverse migration, (c) 외국계 팹리스나 US 본사로 점프 (이 도메인은 글로벌 수요가 꾸준합니다). 솔직히 한국 IDM 안에서만 보면 시니어 자리가 그렇게 많지 않아서 (b)와 (c)가 현실적인 출구로 자주 보입니다.

6. 한국 시장에서의 평가 (이직 시장 가치)

한국에서 Silicon Debug 인력을 본격적으로 운영하는 회사는 크게 세 그룹입니다. 첫째, IDM 대형사 — 삼성 LSI (SoC, 모바일 AP), 삼성 파운드리 (test chip / customer enablement), SK하이닉스 (DRAM/NAND 쪽이라 결이 약간 다른데, 메모리 specific debug). 둘째, 중견/대형 팹리스 — LX세미콘, 텔레칩스, 실리콘웍스 출신 라인업, 그리고 AI 칩 팹리스 (리벨리온, 퓨리오사AI, 사피온 등)에서 첫 chip 들이 나오면서 debug 인력 수요가 늘고 있습니다. 셋째, 외국계 한국 사무소 — MediaTek 코리아, Qualcomm 한국 R&D, Synopsys/Cadence 코리아 (AE/CAE 역할에 가깝지만 silicon validation 톤도 있음).

강세를 보이는 곳은 단연 삼성 LSI와 SK하이닉스. 규모가 크고 product 다양성도 높아서 다양한 silicon issue를 경험할 수 있습니다. 약점은 IDM 특유의 sub-organization 분절 — 한 사람이 보는 범위가 좁아질 수 있습니다. 팹리스는 반대로 한 명이 die bring-up 거의 전체를 보는 대신, product 한두 개에 사이클이 묶입니다. 글로벌 옵션은 살아있습니다. Apple, Nvidia, AMD, Intel, Qualcomm 모두 한국인 silicon validation 엔지니어를 채용한 history가 있고, 5년차 이상이면 미국 H-1B 또는 대만/싱가포르 transfer가 현실적인 path입니다 (다만 현재 미국 H-1B 환경은 변동성이 커서 회사별 sponsorship 의지를 잘 봐야 합니다).

7. 연봉 가이드 (2026년 기준 한국)

아래는 잡플래닛/링크드인 공개 데이터, 그리고 현직자 인터뷰 기반의 추정치입니다. 회사/사업부/개인 협상에 따라 편차가 큽니다. 모두 "약" 표기로 보시면 됩니다. 외국계 옵션은 stock/RSU가 base 만큼이거나 더 큰 비중인 경우가 많아서 base만 보면 비교가 어긋납니다.

• 신입 (학사): 약 ₩5,000만 ~ ₩6,500만 (대기업 IDM 기준, 사이닝/성과급 별도)
• 신입 (석사): 약 ₩6,000만 ~ ₩7,800만
• 3-5년차: 약 ₩7,500만 ~ ₩1억1,000만 (대기업 vs 팹리스 vs 외국계 한국 사무소 모두 이 범위 안에서 분포)
• 시니어 (8년+): 약 ₩1억2,000만 ~ ₩1억8,000만 (대기업 IDM 기준, 외국계는 RSU 포함 시 ₩2억 이상도 가능)

참고로 이 도메인은 US offer로 갈아탈 때의 환산 폭이 큰 편입니다. 5년차 기준 미국 fabless의 silicon validation engineer offer는 base USD 130~170k + RSU 4년 USD 200~400k 수준이 흔히 보고되는데, 환율과 세금까지 고려하면 한국 IDM 대비 1.8~2.5배 정도 차이가 날 수 있습니다 (지역별 생활비 보정 전).

8. 진입 장벽 / 이 팀에 가려면

가장 자연스러운 전공은 전자공학, 전기공학, 컴퓨터공학 (digital design 트랙), 그리고 일부 물리학 (semiconductor device 출신). Silicon Debug는 전형적인 "학사로도 들어갈 수 있는" 팀에 속합니다. RTL/DV는 석사 이상이 사실상 standard로 굳어진 반면, validation/debug는 학사 신입을 매년 적극적으로 뽑는 자리가 있습니다. 다만 석사를 갖고 들어가면 1년차 OJT를 6개월 정도 단축하는 효과가 있고, 박사는 이 팀에 굳이 추천하지는 않습니다 — 박사 학위의 leverage가 가장 잘 발휘되는 영역은 아니기 때문입니다.

학부에서 가장 도움 되는 수업은 digital logic design, computer architecture, VLSI design (이건 거의 필수), 그리고 measurement/instrumentation 관련 lab 수업. 가능하면 학부 capstone에서 FPGA로 SoC 비슷한 것을 한 번 올려보고, oscilloscope/logic analyzer를 진짜로 써본 경험이 있으면 면접에서 즉시 차별화됩니다. "Verilog만 짜본 학생"과 "Verilog 짜고 그걸 FPGA에 올려서 logic analyzer로 timing 확인해본 학생"의 면접 경험은 완전히 다릅니다.

한국 학교 vs 미국 학교 차이는, 한국이 measurement / lab equipment 노출에 약한 편입니다. 미국 top school은 대학원 lab에서 실제 ATE 또는 적어도 high-end oscilloscope를 다룰 기회가 있는 반면, 한국은 시뮬레이션 위주 연구실이 많습니다. 이 갭은 인턴십으로 메우는 게 가장 빠릅니다 — 삼성 LSI, 하이닉스, 팹리스 인턴 6개월이 미국 학위만큼 weight가 실리는 자리입니다. 학회 발표는 ITC (International Test Conference), VTS (VLSI Test Symposium)가 가장 직결되고, 일반 ISSCC/DAC 발표도 어필이 됩니다. 오픈소스 기여는 RTL/DV 만큼 강하지는 않지만 — Cocotb 또는 OpenROAD 쪽 기여는 "이 사람이 self-driven"의 신호로 작동합니다.

9. 추천 학습 경로

• 책: Prabhat Mishra의 Post-Silicon and Runtime Verification은 이 도메인의 거의 유일한 단행본 reference입니다. Bushnell & Agrawal의 Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI Circuits는 fault model / ATPG / DFT 기초를 잡기에 좋고, Rabaey의 Digital Integrated Circuits는 timing/signal integrity 직관을 위한 표준 교재입니다.
• 강의/MOOC: nanoHUB의 VLSI testing 강의, edX의 "VLSI CAD" 시리즈, 그리고 유튜브의 Robert Feranec 채널 (signal integrity / hardware debug 실전 영상 다수). 한국어로는 KAIST/서울대 OCW의 VLSI 설계 강좌가 기초를 잡기 좋습니다.
• 핵심 표준 문서: IEEE 1149.1 (JTAG / boundary scan) — 거의 매일 봅니다. IEEE 1500 SECT (embedded core test), IEEE 1801 UPF (low-power 검증할 때), JEDEC DDR4/DDR5 spec (memory bring-up 시), PCI-SIG PCIe spec (link training debug 시).
• 오픈소스 프로젝트: Cocotb (Python 기반 testbench), OpenROAD (RTL-to-GDS flow 이해), RISC-V Rocket / BOOM (실제로 silicon으로 나온 OSS core 들 — 이걸로 FPGA 올려서 self-bring-up 한 번 해보면 면접에서 강력합니다), OpenLane (Skywater 130nm flow).
• 커뮤니티: 학회는 ITC, VTS, ETS (European Test Symposium). 국내 커뮤니티는 VLSI Korea, 그리고 사내/지인 네트워크가 사실상 전부입니다 (이 도메인은 공개 커뮤니티가 약한 편이라 회사 안에서의 멘토 한 명이 비싸집니다).

10. 한 줄 코멘트

Silicon Debug는 반도체 회사에서 가장 "손에 잡히는 결과"를 내는 팀입니다 — 화면 위 시뮬레이션이 아니라 진짜 silicon이 동작하게 만드는 일이라 보람도 크고 시장 가치도 단단합니다. 다만 lab 야근이 많고, 잡은 버그의 70~80%는 "이건 RTL/DV 단계에서 잡았어야 했던 거 아닌가"라는 좌절감이 동반된다는 게 함정입니다. 한국 IDM 안에서 5년차 이후 시니어 자리가 좁다면, fabless 또는 US 본사로의 이직이 현실적인 출구입니다.

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